寬帶低相噪高分辨率頻率合成器設計
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主線(xiàn)圈驅動(dòng)電路設計如圖2所示，這部分電路是在鎖相環(huán)路之外，有助于實(shí)現頻率合成器的快速鎖定，為精確調諧YTO主線(xiàn)圈，這里選用的是ADI公司的AD7528雙8位DAC(D4)，直接接受FPGA的并口數據控制(PRED0～PRED7)，實(shí)現16位預置數送數的目的。AA0為低時(shí)送高8位預置數，AA0高為時(shí)送低8位預置數，運放TL072ACD完成了ADC的輸出電流到電壓的轉換。經(jīng)由R101、R102、R103和D6，其中R102=256R101組成的加法電路將兩路電壓相加。D／A送數改變MOS管IRF9520的G極、S極電壓值，VGS電壓差隨著(zhù)DA預置數增大而增大，VGS增大使D極電流ID變大，
MOS管IRF9520的D極直接與YT0主線(xiàn)圈相連，從而改變了流經(jīng)YTO主線(xiàn)圈的電流值，達到調諧的目的。本文引用地址：http://dyxdggzs.com/article/176843.htm
副線(xiàn)圈驅動(dòng)電路設計如圖3所示，為得到調頻端合適的驅動(dòng)電流和適應調頻端的電流正、負偏，設計了一種驅動(dòng)電路如圖3所示。正的相位誤差電壓經(jīng)帶偏移的差分放大電路轉變成正或負的電壓，D22的3腳從變阻器R206的2腳獲得相應的正或負的電壓。文中使用的YTO調頻端的調諧 靈敏度是300 kHz／mA，通過(guò)調節變阻器R206的2腳位置將環(huán)路捕捉帶寬設定約為30 MHz。利用運算放大器D22兩個(gè)電壓輸入腳的等電位特性來(lái)獲得YTO調頻線(xiàn)圈的驅動(dòng)電流。當D22的3腳輸入電壓為正時(shí)，V23導通，電流從YTO的FM+端到FM-端。反之，當D22的3腳輸入電壓為負時(shí)，V24導通，電流從YTO的FM-端到FM+端。
2．2 小數分頻電路設計
直接數字頻率合成(DDS)作為新一代頻率合成技術(shù)，具有輸出頻率分辨率高、頻率切換速度快、相位變化連續以及數字可控等優(yōu)點(diǎn)。采用小數分頻在不降低鑒相頻率的前提下，可以提高頻率分辨率。本方案利用DDS芯片AD9858實(shí)現小數分頻。AD9858內部集成有10位數模轉換器，其頻率分辨率為32位。根據公式
式中，FTW表示DDS頻率控制字；F0表示DDS輸出頻率；N表示DDS頻率控制字的位長(cháng)；SYSCLK表示DDS參考時(shí)鐘；YTO振蕩器輸出3～7 GHz的頻率經(jīng)8分頻為375～875 MHz作為AD9858的參考時(shí)鐘。方案要求AD9858輸出頻率F0始終為100 MHz，根據式(2)可以計算出頻率控制字FTW，由FPGA通過(guò)并行送給AD9858。由AD9858分頻輸出100MHz頻率經(jīng)低通濾波器后與100 MHz參考頻率fr進(jìn)行鑒相。根據式(1)可以計算出頻率分辨率為0．09～0．2Hz。
2．3 環(huán)路濾波器設計
在鎖相環(huán)路中，環(huán)路濾波器起著(zhù)至關(guān)重要的作用，它將誤差電流分量轉化為誤差電壓分量，濾除誤差電壓中的高頻分量和噪聲，以保證環(huán)路所需要的性能，增加環(huán)路穩定性。在鎖相環(huán)電路設計中，為達到優(yōu)異的相位噪聲，人們往往采用無(wú)源環(huán)路濾波器完成設計，設計時(shí)需要重點(diǎn)考慮帶寬，相位裕度，濾波器結構、階數、極點(diǎn)等參數。在本方案中由于相位誤差電壓在0～5 V之間，故選擇無(wú)源濾波器，利用PLL DesignSimulation V4．0仿真軟件設計出環(huán)路帶寬200 kHz，相位裕度45°，阻尼系數0．707的二階無(wú)源濾波器如圖4所示。經(jīng)實(shí)際調試后R1=2 kΩ，R2=39．2 Ω，C1=0．1μF，C2=11 nF。
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