基于DSP的導彈仿真器嵌入式組件設計

0 引 言

在某新型機載武器系統的研制過(guò)程中，作為確保戰備部隊盡快掌握新裝備形成戰斗力的關(guān)鍵因素，需要設計一種能達到測試訓練目的的導彈仿真器。而該系統設計的核心任務(wù)是開(kāi)發(fā)一套能夠模擬產(chǎn)生與彈載飛行控制組件進(jìn)行同步ARINC-429(HB6096-86)信息交換、發(fā)送遙測數據、模擬產(chǎn)生時(shí)序邏輯控制信號、設置故障代碼并能進(jìn)行故障模式處理等一系列對產(chǎn)品進(jìn)行測試訓練工作的嵌入式組件。

1 系統框架設計

由于該組件為典型的彈載嵌入式系統，使用空間有限、環(huán)境條件苛刻，既要求系統運行穩定可靠，又要求具有較強的數據運算能力。綜合考慮設計需求，決定采用“DSP+可編程邏輯器件+429通訊接口+信號匹配及調理＋故障模擬裝置”作為系統的硬件總體框架。限于篇幅，本文只就DSP擴展電路、429通訊接口以及FPGA的邏輯功能加以介紹。系統硬件原理框圖如圖1所示。

圖1 系統硬件原理框圖

1.1 DSP及擴展電路設計

選用TI公司98年推出的軍品級SMJ320F240數字信號處理器^[1]，在高效軟件算法的配合下完全可以承擔嵌入式組件控制處理核心的任務(wù)。

SMJ320F240擴展電路包括時(shí)鐘電路、復位電路、數據存儲器擴展電路。SMJ320F240DSP的片內RAM為544字節，為滿(mǎn)足系統要求，在計算機板上外擴了32K的DRAM、DRAM采用cycrsj公司的cy7c199－25DMB，容量為32K、8位數據，讀出時(shí)間為25ns，將兩片32K、8位數據存儲器拼為32K、16位數據存儲器通過(guò)72LS00譯碼電路，將32K16位數據存儲器地址空間定為高32K，即8000～FFFF。

1.2 ARINC-429通訊接口設計

就一般的429通訊接口的設計方法而言，通常采用雙口RAM作為傳輸通道的數據緩沖器。但這種設計方法并不適用于本系統。因為上述設計方法只考慮了數據成批的實(shí)時(shí)傳輸，即429傳輸每幀數據均為2032bit，一般的雙口RAM 緩沖區都很大，上下半區可以分別存放很多幀數據并成批的讀取，無(wú)法實(shí)時(shí)對每一幀數據進(jìn)行處理，不符合交換信息協(xié)議對每幀數據實(shí)時(shí)處理這一要求。

針對系統的設計需求，采用新的設計思路，組建以F240、FPGA、DEI1016^[2]為構架的智能通訊接口模塊。FPGA選用Altera公司的EPF10K20RC208器件，利用VHDL編寫(xiě)邏輯模塊來(lái)開(kāi)辟適當緩沖區為數據幀提供實(shí)時(shí)傳送的平臺，數據傳輸操作靠FPGA邏輯程序在后臺完成數據的發(fā)送接收，CPU則在前臺完成數據處理^[3]。

數據通訊模塊的控制邏輯以F240提供的I/O操作信號IS和讀寫(xiě)信號RD、WR以及地址A2、A1為輸入來(lái)為DEI1016產(chǎn)生操作信號?？刂七壿嫼虵240同時(shí)監視DEI1016的RX1RDY、RX2RDY、TX429RDY等3個(gè)狀態(tài)信號以供軟件查詢(xún)和由控制邏輯產(chǎn)生INT中斷請求。

1.3 FPGA邏輯設計

在確定了依靠FPGA大規?？删幊踢壿嬈骷鳛镕240與DEI1016實(shí)時(shí)通訊的傳輸環(huán)節后，將FPGA邏輯程序劃分為5部分進(jìn)行設計：CPU接口模塊、429芯片接口模塊、429數據發(fā)送緩沖區模塊、429數據接口緩沖區模塊、32位精確定時(shí)計數器模塊。邏輯框圖如圖2所示。

a) CPU接口模塊：充當FPGA內部各模塊與CPU（SMJ320F240）總線(xiàn)之間的橋梁。CPU把數據總線(xiàn)，地址總線(xiàn)，控制總線(xiàn)掛在CPU接口模塊上，CPU接口模塊通過(guò)地址譯碼分別選通FPGA內不同的模塊與CPU通訊。

b) 429芯片接口模塊：主要負責與429芯片DEI1016通訊，DEI1016的數據總線(xiàn)、控制總線(xiàn)連接到這個(gè)模塊上，該模塊根據不同的操作控制DEI1016的控制總線(xiàn)或者響應DEI1016的控制信號，同時(shí)通過(guò)并行數據總線(xiàn)發(fā)送（接收）DEI1016的數據。

c) 429數據發(fā)送緩沖區模塊：負責接收CPU傳過(guò)來(lái)的待發(fā)送的數據和發(fā)送啟動(dòng)命令并把這些數據傳給429芯片接口模塊和啟動(dòng)429芯片接口模塊的發(fā)送時(shí)序。該緩沖區能容納20個(gè)32位數據。

d) 429數據接收緩沖區模塊：負責響應429芯片接口模塊的接收數據中斷信號并把接收到的數據存在內部RAM中，CPU可以通過(guò)CPU接口模塊查詢(xún)429數據接收緩沖區已接收的數據個(gè)數并且可以隨時(shí)讀取緩沖區中的數據。該緩沖區能容納20個(gè)32位數。

圖2 FPGA邏輯設計框圖

由此看出，發(fā)送429數據幾乎是不占機時(shí)，將數據放入緩沖區即可。在接收429數據時(shí)，該過(guò)程完全由邏輯程序在后臺運行，不占用CPU的機時(shí)，為前后臺不同任務(wù)的并行操作提供了條件。

2 時(shí)序軟件設計

2.1 運行環(huán)境

在仿真調試階段軟件運行在CCS2000集成開(kāi)發(fā)環(huán)境中，使用WinTech仿真器通過(guò)JTAG仿真接口在線(xiàn)仿真調試，操作系統為WinXP。在燒錄至FlashEEPROM后，軟件運行于F240片上系統。

2.2 結構及詳細設計

時(shí)序軟件是嵌入式組件乃至整個(gè)導彈仿真器的控制核心，完成對全彈邏輯時(shí)序的控制以及對故障的響應。軟件工作流程以時(shí)序控制為主線(xiàn)實(shí)時(shí)調度，依次完成系統初始化、故障識別、模擬測試信號的輸入輸出，同時(shí)調用中斷服務(wù)程序完成與飛控組件的信息交換。軟件按模塊結構劃分為時(shí)序控制、中斷服務(wù)和故障測試三個(gè)單元。

2.2.1 中斷服務(wù)單元

在中斷處理周期內完成符合導引頭與飛控組件信息交換協(xié)議的429信息傳輸控制，包括429交換信息和遙測信息的實(shí)時(shí)發(fā)送、接收，數據的打包、解包及處理，實(shí)現與飛控算法回路的閉合。

中斷處理周期是指：利用周期為30ms、占空比為1:1的同步方波信號正負電平產(chǎn)生中斷控制信號，來(lái)同步信息交換過(guò)程。在同步信號的正電平15ms工作周期內，模擬導引頭發(fā)送20個(gè)信息字組成的遙測信息幀。嵌入式組件向遙測系統發(fā)送的信息字共有60個(gè)。在同步信號的負電平15ms周期內，嵌入式組件與飛控組件完成一幀20個(gè)字的信息交換過(guò)程。

中斷服務(wù)單元處理流程如圖3所示。429數據接收、發(fā)送、數據打包、解包的相關(guān)算法模塊，限于篇幅這里不再贅述。

2.2.2 時(shí)序控制單元

完成導彈正常測試邏輯的控制，包括系統初始化、精確定時(shí)，利用DSP的數字I/O資源模擬與其它組件、設備的信息交聯(lián)，D/A則用來(lái)模擬舵偏角反饋信號給設備。其中初始化函數void TargetInit(void) 完成了對DSP、FPGA資源的初始化（中斷資源、系統時(shí)鐘/定時(shí)器資源、I/O端口資源、內存等，FPGA緩沖區的清零、寄存器的置位）。函數SetTimerCounter(0)用于系統定時(shí)器清零，函數void sleep(unsigned long time)用于系統延時(shí)，精度1us。時(shí)序測試點(diǎn)的狀態(tài)判讀和信號設置靠對DSP I/O端口資源的讀寫(xiě)來(lái)完成，在CPLD的邏輯程序SConIO.vhd中定義了信號的端口地址和偏移量。

2.2.3 故障測試單元

完成對故障設置裝置20余種代碼的識別，該單元在流程處理上不是獨立的，而是嵌入到時(shí)序控制和中斷服務(wù)單元中，按預定的故障測試流程輸出超出設備判別指標的相關(guān)錯誤信息，處理流程如圖4所示。

圖3 中斷服務(wù)單元處理流程

圖4 故障測試單元流程

3 問(wèn)題及解決途徑

在設計調試中斷服務(wù)程序時(shí)，遇到的突出問(wèn)題就是系統實(shí)時(shí)性要求與CPU處理能力間存在的差距。由于系統同步信號中斷對429數據傳輸與處理的時(shí)間要求非常嚴格，特別是15ms負半周，不但要完成數百個(gè)包括浮點(diǎn)參數運算在內的數據實(shí)時(shí)處理，還要管理429數據的接收與發(fā)送。象F240這樣的定點(diǎn)DSP運算效率顯然難以勝任。為此，在設計中斷服務(wù)程序模塊時(shí)采取了如下措施：

a) 在中斷服務(wù)流程中，合理安排CPU查詢(xún)緩沖區狀態(tài)的時(shí)間點(diǎn)，待CPU將接收到的上一幀數據和待發(fā)送的下一幀數據處理完畢后，再查詢(xún)緩沖區的數據個(gè)數，接滿(mǎn)后由CPU讀走進(jìn)行處理，從而實(shí)現了接收數據與處理數據的并行操作；

b) 數據傳輸操作主要靠FPGA邏輯程序在后臺進(jìn)行，CPU在前臺完成數據處理；

c) 在429參數打包、解包處理過(guò)程時(shí)，對頻繁使用的二進(jìn)制加權處理方法進(jìn)行改進(jìn)，不再調用C標準算法庫math.h中的pow( )函數，取而代之自定義的移位運算函數，pow( )是通用的C整型/浮點(diǎn)型運算庫函數，F240調用它勢必會(huì )占用大量的機器周期，而移位操作在實(shí)現二進(jìn)制加權功能的同時(shí)，運算速度卻能成倍提高。

為證明措施的有效性，使用DL716數字記錄儀對DSP兩個(gè)空閑I/O通道在同步信號正負半周產(chǎn)生的電平反轉狀態(tài)變化進(jìn)行實(shí)時(shí)采集測量，得到系統在中斷處理過(guò)程的耗時(shí)見(jiàn)表1（統計了測量6次的數值）。測試結果表明，系統在同步信號中斷負半周的運行時(shí)間大幅縮短至13.5ms左右，不僅排除了中斷和數據幀丟失的可能性，而且滿(mǎn)足了信息交換協(xié)議對時(shí)序控制和數據的處理要求。

表1 中斷處理時(shí)間對照表

4 結 論

作為嵌入式系統在國防科技領(lǐng)域內推廣使用的典型范例，該組件目前已成功應用于某型導彈仿真器中，在各類(lèi)復雜的使用環(huán)境下均顯示了良好的性能，對于用戶(hù)盡快掌握新裝備形成戰斗力具有非常重要的現實(shí)意義。

本文創(chuàng )新點(diǎn)：采用DSP+FPGA嵌入式系統構架，遵循彈載電子設備對于體積和性能的設計要求，同時(shí)采取并行處理和軟件算法優(yōu)化等措施，滿(mǎn)足了系統對于集成化、功能性、可靠性、實(shí)時(shí)性的要求。

參考文獻：

[1] TMS320F/C240 DSP Controllers Reference GuidePeripheral Library and Specific Devices[M], Texas Instruments, 1999.6.

[2] DDC Data Sheet (DEI1016 ARINC429 Transceiver) [ Z].DDC Inc, 2004

[3] 徐欣,于紅旗,易凡.基于FPGA的嵌入式系統設計[M].北京：機械工業(yè)出版社,2005

[4] 繆云青,李永剛.FPGA器件在嵌入式系統中的配置方式探討[J].微計算機信息,2006,11:161~162