基于TMS320C6701控制多片AD9852的接口電路的設計

1 AD9852和TMS320C6701簡(jiǎn)介

該系統選用的直接頻率合成器是AD公司生產(chǎn)的AD9852,它能產(chǎn)生頻率、相位、幅度可編程控制的高穩定的模擬信號。在最高系統時(shí)鐘300MHz時(shí),輸出頻率的范圍可達DC-120MHz,精度可達1.066μHz,頻率轉換速度可達每秒110⁸個(gè)頻率點(diǎn);具有14位數控調相和12位數控調幅功能;具有相移鍵控(PSK)、掃頻功能(CHIRP)和頻移鍵控(FSK)功能。

該系統選用的數字信號處理芯片(DSP)是TI公司生產(chǎn)的高速浮點(diǎn)TMS320C6701,其內部CPU集成了8個(gè)并行功能單元,配有32個(gè)32位通用寄存器,它在6ns周期時(shí)間里最多可同時(shí)執行8條32位指令,其運算能力可達1G FLOPS;存儲器尋址空間為32位,可尋址8/16/32位數據;有4個(gè)自加載的DMA傳輸通道。

2 TMS320C6701與AD9852接口電路

TMS320C6701是本系統的控制中心,其主要功能是將控制信號和信號波形參數發(fā)送到AD9852內部相應的控制寄存器,二者的接口電路原理框圖如圖1所示。

對AD9852內部控制寄存器可以進(jìn)行并口或串口的讀寫(xiě)操作。因為AD9852的串口傳輸速率最大僅為10MHz,而并口傳輸速率可高達100MHz,為了提高DSP對AD9852的控制速度,本系統采用了并行接口方式。三片AD9852的8位數據總線(xiàn)同時(shí)占用DSP數據總線(xiàn)的D0～D7位,它們的6位地址總線(xiàn)同時(shí)占用DSP地址總線(xiàn)的A2～A7位。由于A(yíng)D9852器件沒(méi)有片選輸入信號,需要利用DSP的寫(xiě)信號/AWR、片選信號/CE0和高位地址數據線(xiàn)的第A(yíng)21～A20位,并由EPLD對其進(jìn)行譯碼形成WRB NO.1、WRB NO.2和WRB NO.3寫(xiě)信號,分別控制三片AD9852器件的寫(xiě)信號WRB,該寫(xiě)信號負責把數據總線(xiàn)上的數據寫(xiě)入到AD9852的I/O緩沖寄存器中進(jìn)行緩存,這樣就實(shí)現了片選不同AD9852芯片的目的。

TMS320C6701還控制EPLD產(chǎn)生三片AD9852需要的復位信號RESET和外部更新時(shí)鐘EXT I/O UPDATE CLK。為了使三片AD9852和EPLD之間系統時(shí)鐘同步,它們的外部參考時(shí)鐘REFCLK由同一個(gè)50MHz的溫補晶振提供。

3 三片AD9852同步工作的關(guān)鍵技術(shù)

為了實(shí)現三片AD9852輸出信號波形相位同步,必須保證所有的AD9852芯片在同一個(gè)系統時(shí)鐘節拍下工作,每個(gè)AD9852的系統時(shí)鐘之間的相位誤差應該最大不超過(guò)一個(gè)周期。AD9852內部系統時(shí)鐘形成原理圖如圖2所示。AD9852有差分或單端兩種參考時(shí)鐘形式,它們既可以直接形成系統時(shí)鐘,又可以通過(guò)參考時(shí)鐘倍頻器倍頻后形成系統時(shí)鐘,選擇哪種參考時(shí)鐘和是否通過(guò)參考時(shí)鐘倍頻器倍頻可由用戶(hù)根據需要自行設置;異步的外部更新時(shí)鐘經(jīng)過(guò)邊沿檢測電路后與系統時(shí)鐘同步,形成上升沿,觸發(fā)內部控制寄存器更新內容。從上述分析中可以看出,只有三片AD9852芯片參考時(shí)鐘同步,才能避免它們系統時(shí)鐘彼此之間不同步。下面介紹影響三片AD9852芯片同步工作的幾個(gè)關(guān)鍵信號。

3.1 參考時(shí)鐘信號

實(shí)現多片AD9852芯片同步的首要要求是每個(gè)AD9852的輸入參考時(shí)鐘之間必須有最小的相位差。本系統要求用一個(gè)時(shí)鐘信號源產(chǎn)生四路相干時(shí)鐘分別分配給EPLD和三片AD9852,這給保證時(shí)鐘信號的驅動(dòng)能力和信號完整性帶來(lái)了難度。本系統的解決辦法是將溫補晶振產(chǎn)生的信號首先傳送到一個(gè)零延遲時(shí)鐘驅動(dòng)芯片CY2305的輸入端,再由該芯片輸出四路同步時(shí)鐘信號,其中一路時(shí)鐘直接供給EPLD,其它三路時(shí)鐘分別輸入給三個(gè)MAX9371芯片,此芯片把輸入的單端LVTTL電平時(shí)鐘轉化成差分LVPECL電平時(shí)鐘后,再分別輸入給三片AD9852芯片。為了使輸入到每個(gè)AD9852的參考時(shí)鐘信號的延遲時(shí)間保持一致,需要采用蛇形差分對的走線(xiàn)方法精心布線(xiàn),使參考時(shí)鐘PCB走線(xiàn)距離相同。本系統AD9852的參考時(shí)鐘之所以采用差分輸入模式,是因為它不僅可以抑制時(shí)鐘信號上的共模噪聲,而且它還具有最小的抖動(dòng)率和更短的上升和下降時(shí)間(小于1ns)。

3.2 更新時(shí)鐘信號

在對AD9852進(jìn)行控制編程時(shí),寫(xiě)入AD9852的數據首先被緩存在內部的I/O緩沖寄存器中,不會(huì )影響到AD9852的工作狀態(tài);只有當AD9852的更新時(shí)鐘信號的上升沿到來(lái)時(shí),觸發(fā)I/O緩沖寄存器把數據傳送給內部控制寄存器以后才改變AD9852的工作狀態(tài)。更新時(shí)鐘信號的產(chǎn)生有兩種方式,一種是由AD9852芯片內部自動(dòng)地產(chǎn)生,用戶(hù)可以對更新時(shí)鐘的頻率進(jìn)行編程來(lái)產(chǎn)生固定周期的內部更新時(shí)鐘;另一種是由用戶(hù)提供外部更新時(shí)鐘,此時(shí)AD9852 I/O UD引腳為輸入引腳,由外部控制器提供信號。

在同時(shí)寫(xiě)入三片AD9852內部的頻率和相位控制寄存器的過(guò)程中,為了防止因數據建立和保持時(shí)間的原因而出現編程信息傳輸錯亂,使AD9852的輸出信號失去同步,本系統使用由EPLD提供的同一個(gè)外部更新時(shí)鐘信號。若使用AD9852內部更新模式,盡管可以簡(jiǎn)化系統設計,但因為AD9852內部時(shí)鐘頻率較高,會(huì )受到AD9852接口速率的限制,使AD9852的控制時(shí)序不易控制。對外部更新時(shí)鐘信號的PCB布線(xiàn)同參考時(shí)鐘的要求一樣,必須使它的上升沿同時(shí)到達每片AD9852。

3.3 復位信號

該系統三片AD9852使用同一個(gè)復位信號,它在系統上電后和發(fā)送控制數據之前由EPLD產(chǎn)生,對AD9852的所有寄存器進(jìn)行初始化,使相位累加器的狀態(tài)被設置為初始零相位,使三片AD9852輸出信號相位同步有個(gè)參考起始點(diǎn);它也可以控制AD9852內部的14位相位調整控制寄存器,根據實(shí)際需要使它們輸出的模擬信號之間保持一定相位差,它調整相位的精度可達到0.022。

3.4 參考時(shí)鐘信號倍頻

輸出頻率較低的溫補晶振性?xún)r(jià)比較高,當使用它產(chǎn)生參考時(shí)鐘信號時(shí),需要使用AD9852片內參考時(shí)鐘倍頻器的鎖相環(huán)電路,實(shí)現4～20倍頻后才成為系統時(shí)鐘信號,這使多片AD9852芯片同步工作的問(wèn)題變得復雜了,這是因為AD9852內部的鎖相環(huán)工作有兩個(gè)狀態(tài):鎖定狀態(tài)和獲得鎖定狀態(tài)。在鎖定狀態(tài),系統時(shí)鐘信號和輸入的參考時(shí)鐘信號可以保持同步。但當給AD9852發(fā)送控制指令時(shí),其參考時(shí)鐘倍頻器工作后的一小段時(shí)間內,鎖相環(huán)不能立刻鎖定,它工作在獲得鎖定狀態(tài),此時(shí)傳送到AD9852的相位累加器的系統時(shí)鐘周期個(gè)數是不可控的,直接導致三片AD9852輸出的信號之間相位不能同步,因此一定要等待鎖相環(huán)工作在鎖定狀態(tài)以后,再更新AD9852內部的頻率或相位等控制字。AD9852片內鎖相環(huán)鎖定的典型時(shí)間約為400μs,由于每個(gè)AD9852的鎖定時(shí)間不盡相同,建議至少留出1ms時(shí)間給鎖相環(huán)鎖定。

3.5 數據總線(xiàn)和地址總線(xiàn)信號

TMS320C6701的數據總線(xiàn)和地址總線(xiàn)需要同時(shí)與EPLD和三片AD9852相連接,為了提高總線(xiàn)的驅動(dòng)能力,DSP輸出的總線(xiàn)需要通過(guò)TI公司的SN74LVTH162245芯片進(jìn)行驅動(dòng)后才能與這些異步接口的器件相連接。但是,這樣直接加上驅動(dòng)的數據總線(xiàn)和地址總線(xiàn)被三片AD9852分時(shí)復用會(huì )帶來(lái)另一個(gè)潛在的問(wèn)題,即復用的總線(xiàn)給多片AD9852之間提供了一個(gè)互相耦合的電氣通道,使它們的模擬輸出信號之間的隔離度可能達不到60dB的系統指標要求,故需要進(jìn)一步改進(jìn)。本系統采用的方法是使被復用的TMS320C6701總線(xiàn)上的每一路信號首先驅動(dòng)SN74LVTH162245上的四個(gè)輸入端,這樣就可以從它的輸出端得到四個(gè)被相互隔離的四路相同信號,然后再各自加端接匹配電阻,對每路信號進(jìn)行匹配后再接到各自的終端。這樣不僅解決了信號隔離問(wèn)題,還很好地解決了一路信號線(xiàn)因驅動(dòng)多路終端所引起的傳輸阻抗不匹配的問(wèn)題。

4 AD9852的操作控制時(shí)序

(1)給系統上電,DSP控制EPLD產(chǎn)生復位信號RESET,此信號需要至少保持10個(gè)參考時(shí)鐘周期的高電平;

(2)依次給每個(gè)AD9852發(fā)送控制字,使每個(gè)AD9852工作狀態(tài)由缺省的內部更新時(shí)鐘模式改變成外部時(shí)鐘更新模式;

(3)將AD9852時(shí)鐘倍頻器工作的控制字依次寫(xiě)入每個(gè)AD9852的I/O緩沖寄存器中,EPLD產(chǎn)生外部更新時(shí)鐘的同時(shí)更新每個(gè)AD9852內部控制寄存器;

(4)至少等待1.0ms時(shí)間使AD9852內部鎖相環(huán)鎖定。內部鎖相環(huán)鎖定后,DSP就可以發(fā)送有關(guān)信號波形參數給每片AD9852,對它們的內部控制寄存器內容進(jìn)行同步更新,使三片AD9852輸出同步的模擬信號。

采用DSP控制DDS的方法完成的雷達信號模擬器已經(jīng)得到了應用,結果證明該模擬器輸出的三路信號波形同步,具有很高的距離和速度分辨率。另外,DDS技術(shù)具有的靈活可編程特性使得上述結構的模擬器還可以有其它應用,只要改變DSP控制程序,就可以根據需要產(chǎn)生三路同步的各種信號波形。