基于DSP 的PCI 通用運動(dòng)控制卡的硬件設計

2.1 PCI 總線(xiàn)接口

PCI 總線(xiàn)是一種高性能、32 位地址/數據復用總線(xiàn)，數據傳輸速率高達132MB/s。目前實(shí)現PCI 接口的有效方案有使用可編程邏輯器件和使用專(zhuān)用接口芯片兩種。前者實(shí)現PCI接口比較靈活，但是設計難度很高。后者雖沒(méi)有前者那么靈活，但其優(yōu)越性非常明顯：能夠有效降低接口設計的難度，縮短開(kāi)發(fā)時(shí)間，同時(shí)其還具有較低的成本和通用性，并能夠優(yōu)化數據傳輸，提供配置空間等。這里采用PCI9052 實(shí)現PCI 總線(xiàn)接口，并選用EEPROM93LC46B 對其進(jìn)行配置，電路框圖如圖2 所示。中斷信號這里只用到一條中斷線(xiàn)INTA#。

2.2 局部總線(xiàn)接口

為了滿(mǎn)足DSP 與上位機之間大量數據的高速交換，這里采用主從式共享雙口RAM 的通信方案，接口電路如圖3 所示。由于IDT7133 是2K×16 位的SRAM，因此將PCI9052的局部總線(xiàn)設置為16 位寬的數據總線(xiàn)，即將LBE1#單獨接到IDT7133 的A0L 端。BUSYL經(jīng)非門(mén)接到PCI9052 的LRDYi#端，這是因為當BUSYL 為高時(shí)才允許外部設備訪(fǎng)問(wèn)，而局部總線(xiàn)準備好信號LRDYi#為低電平有效。BUSYR 經(jīng)電平轉換后直接接到TMS320F2812 的READY 端。當BUSYL 或BUSYR 任何一個(gè)引腳被置低，其所屬設備就等待一個(gè)訪(fǎng)問(wèn)周期，直到BUSY 被拉高，即雙口RAM 不再忙，這樣便保證了數據傳輸的準確性和可靠性。因此，采用雙口RAM 通信不但簡(jiǎn)化了接口電路的設計，而且提高了上下位機數據交換的速度。

圖 3 局部總線(xiàn)接口電路

2.3 LM628 伺服控制單元

控制卡共有 3 路輸出，其中一路如圖4 中虛線(xiàn)框(1)所示，其余兩路與此類(lèi)似。XD0~XD7為DSP 的低八位數據線(xiàn)，LM628 所需的32 位數據由其經(jīng)總線(xiàn)驅動(dòng)芯片SN74LVC4245 分四個(gè)寫(xiě)周期寫(xiě)入。DSP 經(jīng)CS-1 選通LM628 后，再結合XA0 就可實(shí)現對其讀寫(xiě)。為了提高控制精度，這里采用12 位輸出模式，即在每一個(gè)采樣周期，LM628 的18~23 腳輸出兩個(gè)周期，前一個(gè)輸出低6 位數據，后一個(gè)輸出高6 位數據。為了讓12 位數據能同時(shí)輸入到后續的DAC芯片中，這里采用了一片6 位數據鎖存器74LS378。當LM628 輸出低6 位時(shí)，DA0 是輸入觸發(fā)器的時(shí)鐘信號，DA1 是觸發(fā)器的允許信號，此時(shí)，鎖存器的G 端為高，數據鎖存，接著(zhù)LM628 輸出高6 位數據，此時(shí)DA0 是給DAC 芯片的寫(xiě)信號，DA1 是片選信號，鎖存器的G 端為低，數據不鎖存。這樣便從8 位輸出合成了12 位的DAC 輸入信號DAC0~DAC11。

圖 4 運動(dòng)控制卡的一路實(shí)現原理圖

2.4 數/模轉換和放大電路

如圖 4 中虛線(xiàn)框(2)所示，DAC 參考電壓Vref 由Maxim 公司的MAX680 提供，而LM358的±12V電源則可直接從PCI 插槽獲得。LM628 輸出的12 位數字量經(jīng)AD7545A 轉換為相應的模擬量，再由LM358 兩級運算放大成-10V~+10V 電壓信號送往交流伺服驅動(dòng)器，從而驅動(dòng)電機運轉。電阻R26 和R27 用來(lái)調整滿(mǎn)刻度輸出電壓和抑制零點(diǎn)漂移，電容C38 則用來(lái)加快DAC變換速度和對其輸出進(jìn)行頻率補償。最終輸出電壓Vout1 可由式(1)計算得出：