PAL一體化攝像機設計
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C27，R27，VD6，C23構成自舉升壓電路，把CXDl267發(fā)出的VSUB信號轉換為CCD可接受的電壓幅值，即SUB信號，它是電子快門(mén)控制信 號，通過(guò)控制傳感器像素表面的電荷積累時(shí)間操縱快門(mén)。當電子快門(mén)關(guān)閉時(shí)，對于PAL攝像機，CCD電荷累積時(shí)間為1／50 s。電子快門(mén)則以311步的基本單位覆蓋，其范圍1／50～1／10 000 s。當電子快門(mén)速度增加時(shí)，在每個(gè)視頻場(chǎng)允許的時(shí)間內，聚焦在CCD上的光減少，結果將降低
攝像機的靈敏度。
AFE周邊電路設計如圖4所示。
CXA2096N采用3．3 V供電，其主要作用是對模擬電信號進(jìn)行采樣、保持、放大，封裝是24引腳SSOP(Plastic)。CCD送出的模擬信號CCD-OUT，經(jīng)2SKl875放大后傳輸給 CXA2096N，經(jīng)CXA2096N采樣、保持、放大后得到DRVOUT信號傳輸給DSP。CXA2096N是信號進(jìn)行模數轉換前的最后一 個(gè)環(huán)節，其重要性不言而喻，同樣地，CXA2096N也是在DSP時(shí)鐘發(fā)生器的時(shí)序驅動(dòng)信號下完成其一系列工作的。其中最重要的3個(gè)信號分別是CCDLEVEL、OFFSET和AGCCONT。
CCDLEVEL是CXA2096N的輸出信號，這個(gè)信號直接反映了CCD采集到信號的電平大小、變化程度和范圍。CCD正常情況下采集到的黑電平信號約2．7 V。
OFFSET是CXA2096N的輸出信號，變化范圍1．5～3 V，這個(gè)信號反映的是一個(gè)偏移量，DSP可以通過(guò)它改變CXA2096N的采樣偏置電壓，這一改變直接反應在視頻顯示處理板中，體現到最終的圖像顯示效果 上。OFFSET越大，圖像整體向明亮的區域變化，反之，則往黑暗的區域變化。因為OFFSET信號使得圖像整體偏移變化，用一個(gè)形象的比喻，它是一個(gè) “加”的關(guān)系，即圖像數據整體增加了一個(gè)偏置電平。AGCCONT也是CXA2096N的輸出信號，變化范圍1.5～3 V，這個(gè)信號反映的是一個(gè)增益量，所有一體化攝像機都有一個(gè)來(lái)自CCD的信號放大到可以使用水準的視頻放大器，其放大量即增益，等效于較高的靈敏度，可使 其在微光下靈敏，然而在亮光照的環(huán)境中放大器將過(guò)載，使視頻信號畸變。為此，需利用一體化攝像機的自動(dòng)增益控制(AGC)電路去探測視頻信號的電平，適時(shí) 地開(kāi)關(guān)AGC，從而使攝像機能夠在較大的光照范圍內工作，即動(dòng)態(tài)范圍，在低照度時(shí)自動(dòng)增加攝像機的靈敏度，從而提高圖像信號的強度來(lái)獲得清晰的圖像。外部 單片機或DSP可以通過(guò)改變CXA2096N的放大增益系數，直接反應在視頻顯示處理板中，體現到最終的圖像顯示效果上。AGCCONT越大，圖像整體向 明亮的區域變化，反之，則往黑暗的區域變化。因為AGCCONT信號使得圖像整體偏移變化，即圖像數據整體“乘”增益系數。
CXA2096N的采樣需要一個(gè)基準電壓，否則采樣的數據會(huì )有偏差，這對將來(lái)的視頻數據處理影響非常大的。采樣校準電壓VRT和VRB一定要保證準確，VRT為2．35 V，是采樣上限：VRB為1．35 V，是采樣下限。同時(shí)VRT和VRB輸出給A／D轉換器，作為其量化的參考電平。
1．2 FPGA圖像處理模塊
該模塊的邏輯結構如圖5所示。該模塊基于FPGA設計，實(shí)現自動(dòng)聚焦、自動(dòng)光圈控制、幀率提升、OSD以及SPI通信功能。FPGA采用XILI-NX公司的XC3S250E。內部功能采用自頂向下的層次式設計方法，并用VHDL硬件描述語(yǔ)言實(shí)現，最終由ISE 6．0綜合生成位流，固化在外部的存儲器中。本文引用地址：http://dyxdggzs.com/article/166316.htm
FPGA將接收的YUV(4：2：2)格式的信號進(jìn)行格式識別和轉換，然后在SDRAM中把連續2場(chǎng)圖像緩沖為一幀圖像，下一幀圖像緩沖在另一片 SDRAM中，形成了連續切換視頻雙緩沖結構。當其中一片SDRAM輸入圖像時(shí)，另一片在VGA顯示控制器的控制下通過(guò)輸出FIFO以SVGA@60Hz 的點(diǎn)速率輸出圖像，具體過(guò)程如下：
該模塊首先對輸入信號進(jìn)行奇偶場(chǎng)識別，奇場(chǎng)掃描的第一行有374個(gè)像素，偶場(chǎng)掃描的第一行有748個(gè)像素，通過(guò)對一場(chǎng)的第一行數據計數判斷，可知當前場(chǎng)為 奇場(chǎng)或偶場(chǎng)，然后從下一個(gè)奇場(chǎng)開(kāi)始接收數據。這樣確保了相鄰兩場(chǎng)為一幀完整的圖像。此模塊為深度748、寬度16 bit的異步FIFO(先進(jìn)先出)，寫(xiě)地址計數器為0到748的循環(huán)計數器，當其計數到300或700時(shí)，給主控制器發(fā)送讀信號，主控制器隨后產(chǎn)生 FIFO的讀使能信號，使讀使能信號在連續的374個(gè)讀時(shí)鐘周期內一直有效，即可連續讀出374個(gè)數據。本設計讀時(shí)鐘頻率大于寫(xiě)時(shí)鐘頻率，不會(huì )產(chǎn)生數據寫(xiě) 滿(mǎn)溢出的現象。
主控制器通過(guò)對輸入緩沖的讀請求信號和輸出緩沖的寫(xiě)請求信號處理，實(shí)現對2個(gè)SDRAM的讀、寫(xiě)操作切換。該模塊首先完成對SDRAM的初始 化，SDRAM被設置成連續的全頁(yè)進(jìn)發(fā)模式。然后SDRAM進(jìn)入正常工作狀態(tài)，準備接收讀、寫(xiě)命令。當SDRAM在空閑狀態(tài)下，為保持其數據不丟失，必須 對其定時(shí)刷新，一般要求64ms內刷新4096次，但是當SDRAM在進(jìn)行讀、寫(xiě)進(jìn)發(fā)時(shí)，自動(dòng)刷新命令會(huì )打斷讀、寫(xiě)，從而造成數據丟失。該設計在64 ms內對SDRAM至少進(jìn)行4 096次讀、寫(xiě)操作，所以可以不必對其刷新。當SDRAM讀、寫(xiě)到374時(shí)，發(fā)出預充命令來(lái)停止進(jìn)發(fā)，同時(shí)關(guān)閉當前行，為下一次讀、寫(xiě)作好準備。 SDRAM被設置成進(jìn)發(fā)模式，進(jìn)發(fā)長(cháng)度為374。
首先時(shí)序發(fā)生器利用40 MHz的主時(shí)鐘產(chǎn)生符合VESA標準的行、場(chǎng)同步信號，同時(shí)在行、場(chǎng)參考信號都有效，且39行計數器788、19場(chǎng)計數器604時(shí)產(chǎn)生輸出緩沖的讀使能信號。輸出模塊為深度748、寬度16 bit的異步FIFO。寫(xiě)時(shí)鐘和讀時(shí)鐘同為40 MHz的主時(shí)鐘，當讀使能有效時(shí)，啟動(dòng)讀計數器從O到799循環(huán)計數。該設計每隔10個(gè)數據將前一個(gè)數據重復讀出，直到輸出800個(gè)數據。當讀計數器計到100或500時(shí)，該模塊向主控制器模塊發(fā)寫(xiě)請求命令。在行、場(chǎng)消隱期間，讀使能信號無(wú)效，所以不會(huì )產(chǎn)生讀空現象。
經(jīng)過(guò)PWl226視頻顯示模塊進(jìn)一步濾波，消除行場(chǎng)間閃爍效應，提高畫(huà)質(zhì)，并可平滑放大到l 024x768的分辨率，最終輸出SVGA或XGA的標準的VGA視頻接口信號。
同時(shí)FPGA還可以通過(guò)內部的SPI模塊實(shí)現對DSP和CXD4103的寄存器設置，使其正常工作。
1．3 自動(dòng)聚焦
首先，FPGA通過(guò)對圖像亮度信號Y的處理來(lái)實(shí)現自動(dòng)聚焦功能。選擇常用的灰度差分法作為聚焦評價(jià)函數，選取中心像素過(guò)去的4個(gè)像素(左側、左上側、右側、右上側4個(gè)像素)計算差分值。
由于聚焦評價(jià)函數需要用中心像素所在行及上一行臨近的4個(gè)像素，所以需要在FPGA內部使用2個(gè)雙口RAM做相鄰兩行數據緩存區，每個(gè)雙口RAM容量為 800x8 bit。讀寫(xiě)選擇模塊將一幀圖像的第l行數據寫(xiě)入RAMl，將第2行數據寫(xiě)入RAM2。在寫(xiě)入RAM2一個(gè)時(shí)鐘周期后，開(kāi)始讀出RAMl和RAM2中的數 據，送到聚焦評價(jià)函數算法實(shí)現模塊，以RAM2中的圖像像素為中心像素計算亮度差值絕對值和，當第3行圖像數據到來(lái)時(shí)再次寫(xiě)入RAMl，同樣在寫(xiě)入 RAMl一個(gè)時(shí)鐘周期后，讀出RAMl和RAM2中的數據并送到聚焦評價(jià)函數算法實(shí)現模塊，同樣以RAMl中的像素為中心計算亮度差值絕對值和，如此循 環(huán)，得到一場(chǎng)的亮度差值絕對值總和。
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