基于絕對編碼器的數據采集
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3 接口的設計及編程
編碼器要求時(shí)鐘發(fā)生電路提供的時(shí)鐘信號可以調整，調整范圍為100 kHz～1 MHz。根據邏輯時(shí)序的要求，在靜止條件下，時(shí)鐘和數據信號處于邏輯高電平上，編碼器內部單穩態(tài)電路不工作。在第一個(gè)時(shí)鐘信號下降沿，單穩態(tài)電路啟動(dòng)，編碼器內部的并行數據信號輸入到P／S(并／串)轉換器，并在轉換器內存儲。在時(shí)鐘信號上升沿MSB(最高有效位)被傳送至輸出端的數據線(xiàn)上。當時(shí)鐘信號再次至下降沿，接口從數據線(xiàn)上得到MSB數據，當數據穩定后，單穩態(tài)電路再次重新啟動(dòng)。每次當順序時(shí)鐘脈沖信號在上升沿時(shí)，數據連續傳送至輸出數據線(xiàn)上，同時(shí)需要控制信號處于下降沿。在順序時(shí)鐘脈沖結束時(shí)，外部控制信號時(shí)鐘需要獲得LSB(最低有效位)的數據，當順序時(shí)鐘脈沖被中斷，單穩態(tài)電路不再啟動(dòng)。一旦TM(單位定時(shí)電路時(shí)間信號)消失，數據線(xiàn)路回到邏輯高電平上，編碼器內部單穩態(tài)電路自動(dòng)停止工作。信號波形示意如圖2所示。本文引用地址：http://dyxdggzs.com/article/162261.htm
為了產(chǎn)生時(shí)鐘信號，選用SPCE061A芯片作為處理器，該芯片為16位芯片，帶32位I／O，具有串行輸出接口，雙16位定時(shí)器／計數器，內部結構如圖3所示。
以SPCE061A芯片為處理器，設計一個(gè)最小系統，如圖4所示。
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