基于SoC的抗窄帶干擾和自適應門(mén)限的基帶捕獲IP設計

3 IP的驗證和性能分析
　　采用ARM公司的Integrator/AP ASIC Development Motherboard作為驗證平臺，濾波和捕獲跟蹤模塊是SoC中的一個(gè)IP，整個(gè)SoC以ARM7處理器為核心，通過(guò)AHB總線(xiàn)實(shí)現多個(gè)內部高速IP的互連，主要完成對接擴、下變頻、捕獲和濾波高速I(mǎi)P進(jìn)行通信和解算；應用APB總線(xiàn)與外設進(jìn)行交互，使用橋接器連接到AHB總線(xiàn)上，實(shí)現整個(gè)SoC的協(xié)同驗證。
　　GPS_BaseBand Processor的驗證平臺主要由三部分組成：Logic Module、 Core Module、ARM_ASIC Motherboard。其中Logic Module就是實(shí)現濾波和捕獲跟蹤的邏輯模塊，GPS基帶處理器的其他模塊可以通過(guò)加載多塊Logic Module來(lái)搭建整個(gè)設計。由于采用ARM公司的新型SoC設計開(kāi)發(fā)平臺，可以將設計分割并行設計，并且通過(guò)AMBA總線(xiàn)將各個(gè)設計整合，因此提高了整個(gè)設計的效率。基帶處理器的設計和驗證開(kāi)發(fā)平臺如圖5所示。

IP級驗證采用XILINX公司的XC2V4000高速芯片，經(jīng)過(guò)synplify 8.5綜合后，設計使用了整個(gè)芯片資源的91%，103個(gè)乘法器和97個(gè)18kB的片上RAM，因此能夠滿(mǎn)足IP驗證需求。
　　通過(guò)運行AP開(kāi)發(fā)的軟硬件協(xié)同驗證環(huán)境，可以顯示當前AP系統驗證過(guò)程，核心板、邏輯板和基本外圍電路的狀態(tài)信息和驗證結果如圖6。

在加噪輸入點(diǎn)處，給輸入信號加入高斯白噪聲，在捕獲觀(guān)測點(diǎn)對信道的系統性能進(jìn)行分析。假設每個(gè)碼片只采樣一個(gè)點(diǎn)，每個(gè)時(shí)刻都只有一個(gè)門(mén)限值，并且在N個(gè)碼片的累積過(guò)程中載波相位f保持不變的情況下，通過(guò)基帶處理器對6路下變頻信號接收和捕獲，在接收中心頻率為1 575.42MHz，接收電平為-137dBm的條件下，觀(guān)測到在對不同頻帶的窄帶干擾有效濾除同時(shí)，使信號在快衰減信號和信噪比突變的條件下捕獲的速度和精度能夠提高36%。
　　本文對于基帶處理器中捕獲跟蹤時(shí)信號的檢測概率的跳變和信號的粗同步時(shí)間優(yōu)化的相關(guān)算法沒(méi)有更多考慮。下一步工作的重點(diǎn)是在此設計驗證環(huán)境下針對GPS 接收算法作進(jìn)一步研究。