基于DDS的勵磁恒流源設計

2．1 基于FPGA的DDS電路
2．1．1 相位累加器
對于利用FPGA設計DDS信號源，相位累加器是決定DDS電路性能的一個(gè)關(guān)鍵部分。相位累加器是由N位累加器和N位寄存器級聯(lián)構成，每來(lái)一個(gè)時(shí)鐘脈沖，相位寄存器采樣上個(gè)時(shí)鐘周期內相位累加器的值與頻率控制字K之和，并作為相位累加器在這一時(shí)鐘周期的輸出。由式(2)可知，相位累加器的位數N越大，得到的頻率分辨率越小，但在較高的工作頻率下，會(huì )產(chǎn)生較大的延時(shí)不能滿(mǎn)足速度的要求。在時(shí)序電路中，通常采用流水線(xiàn)技術(shù)來(lái)提高速度，代價(jià)是增加寄存器的數量，多占了FPGA的資料。綜合考慮，采用32位累加器，四級流水線(xiàn)結構。
2．1．2 相位-幅度變換器
相位-幅度變換器是由ROM構成，它把相位累加器的輸出的數字相位信息變換成正弦波值。在FPGA中，ROM一般是由EAB來(lái)實(shí)現，并且ROM表的尺寸與地址位數或數據位數成指數增加的關(guān)系，因此相位-幅度轉換器的設計是影響DDS性能的另一個(gè)關(guān)鍵，在滿(mǎn)足信號設計指標要求的前提下，主要在于減少資源開(kāi)銷(xiāo)?？紤]到本設計只需要輸出正弦信號，正弦波信號關(guān)于點(diǎn)(π，0)奇對稱(chēng)，只需存儲1／2周期的波形數據，又根據在左半周期內，波形關(guān)于直線(xiàn)x=π／2成偶對稱(chēng)，因此只需要存儲1／4周期的正弦函數值，就可以通過(guò)適當的變換得到整個(gè)正弦碼表，這樣可以節約3／4的資源。
2. 2 低通濾波模塊
DDS有一個(gè)明顯的缺點(diǎn)，即輸出頻率越接近Nyquist帶寬的高端，采樣點(diǎn)數越少，其輸出的雜散干擾就越大。輸出波形具有大量的諧波分量和系統時(shí)鐘干擾。為得到所需頻段內的信號，需要在DDS輸出端加一濾波器來(lái)實(shí)現，而低通濾波器能較好地濾除雜波，平滑信號，所以低通濾波器的設計尤為重要，濾波特性的優(yōu)劣對輸出信號的性能起重要的影響。
為取得較好的濾波效果，濾波器采用了由四選一模擬開(kāi)關(guān)和精密運算放大器分段濾波的方式：采用巴特沃斯有源低通濾波器，該濾波器通帶內幅度很平坦，濾波電路為二階巴特沃斯低通濾波電路，濾波器頻段參數的選擇由FPGA輸出的控制信號nINH，S0，S1控制模擬開(kāi)關(guān)的選通實(shí)現。

2．3 幅度控制
本設計幅度控制電路采用調節DAC參考電壓的數字化控制方法，采用兩個(gè)D／A級聯(lián)的方式，數模轉換器DAC2采用外部可變基準源，通過(guò)改變基準源的值來(lái)改變輸出的滿(mǎn)幅度電流值，該可變基準源通過(guò)DAC1產(chǎn)生。DAC1的基準電壓采用輸出電壓為1．25 V精密電壓基準芯片提供，設DAC1的幅度輸出字為N1，則DAC1的參考電壓為

設DAC2的數字輸入字為N2，則經(jīng)電流／電壓轉換后的輸出電壓為