基于PowerPC的多網(wǎng)口系統抗干擾設計

3.3 未使用的重要信號的特殊處理

電路的輸入引腳一般都不懸空， 尤其是CMOS 電路的輸入引腳絕對不能懸空，否則可能會(huì )使柵極因感應靜電而擊穿，也可能會(huì )因受到外界噪聲的干擾而破壞電路的正常邏輯關(guān)系。

在系統設計時(shí)， 對于MPC8360E 芯片的一些重要的不可以懸空的引腳進(jìn)行了上拉或下拉的處理。

以圖3 為例，MPC8360E 有兩個(gè)時(shí)鐘輸入CLKIN 和PCI_CLK（PCI_SYNC_IN），當系統工作在PCI 缺省模式時(shí)，（本系統采用的工作模式）， 時(shí)鐘信號通過(guò)PCI_CLK 輸入， 并不需要CLKIN.但是引腳CLKIN 不能懸空，要通過(guò)1K 電阻連接到地。

再如PCI 信號M66EN 作為輸入引腳也不能懸空，可以上拉到固定電平，也可以下拉到地，系統中選用下拉到地的方式。

圖3 未使用的重要信號的特殊處理

3.4 網(wǎng)絡(luò )芯片的抗干擾處理

網(wǎng)絡(luò )芯片DP83848IVV 和DP83849IVS 都含有內置穩壓器，其電源反饋供電電路要正確處理。每個(gè)內置穩壓器有電源反饋輸入引腳和電源反饋輸出引腳，要確保其正確工作，必須將電源反饋輸入引腳連接到電源反饋輸出引腳， 而且還要在靠近各個(gè)電源反饋輸入引腳處分別并接一個(gè)0.1μF 的小電容， 以及在靠近電源反饋輸出引腳處并接一個(gè)0.1μF 的小電容和一個(gè)10μF的鉭電容。

4 抗干擾PCB 設計

高速電路系統PCB 設計的好壞嚴重影響了系統的抗干擾能力， 干擾嚴重的時(shí)候會(huì )造成系統無(wú)法正常工作。在進(jìn)行PCB設計時(shí)，分別考慮了系統分層與布局、特殊布線(xiàn)及電源平面地平面處理等關(guān)鍵問(wèn)題。

4.1 分層與布局

確定電路板的布線(xiàn)層數、電源層數以及它們之間的相對排布位置對PCB 設計至關(guān)重要，成功解決這些問(wèn)題，不但可以得到一個(gè)好的疊層結構， 還可以更好地防范大多數信號整體問(wèn)題和電磁兼容性（EMC）問(wèn)題。多網(wǎng)口嵌入式終端系統，采用了六層疊層結構，其中布線(xiàn)層有四層，電源層和地層各有一層，并且選擇將電源層和地層分別放在第2 層和第5 層， 以更加方便地控制信號的阻抗。

多網(wǎng)口終端系統的元件布局遵循信號流向原則， 把同類(lèi)元器件按相同的方向擺放原則和盡可能地使互連線(xiàn)最短原則等一般原則，同時(shí)它的布局還注意了以下幾個(gè)方面：

⑴電源的去耦電容遵循就近原則， 即每個(gè)電源的去耦電容盡量挨著(zhù)該電源引腳擺放。

⑵芯片MPC8360E 是BGA 封裝，布局時(shí)與該芯片相關(guān)的旁路電容、時(shí)鐘終端RC 電路、阻尼電阻等小零件要靠近芯片擺放。

⑶網(wǎng)絡(luò )芯片內置穩壓器的濾波電容要特殊放置： 在靠近各個(gè)電源反饋輸入和輸出引腳處均放置一個(gè)0.1μF 的小電容，另外靠近電源反饋輸出引腳處還要放置一個(gè)10μF 的鉭電容。

4.2 布線(xiàn)策略

本系統的PCB 設計在遵循45°拐角布線(xiàn)、相鄰層垂直布線(xiàn)等一般原則基礎上，使用了一些特殊的布線(xiàn)技巧，以減少布線(xiàn)對系統的可靠性產(chǎn)生的不利影響。

4.2.1 BGA 走線(xiàn)

芯片MPC8360E 是BGA 封裝，系統中的高頻信號大都是從此封裝拉出的，為了使BGA 自身信號的干擾降至最低，布線(xiàn)遵循BGA 芯片自身的走線(xiàn)原則。①BGA 封裝的芯片MPC8360E扇出前先將芯片由中心以十字劃分，過(guò)孔分別朝左上、左下、右上、右下方向打在芯片引腳與引腳正中間。如果走線(xiàn)需要，過(guò)孔可以從表面層拉出之后再打， 需要注意的是信號線(xiàn)不能在內部回轉，要以輻射形態(tài)向外拉出。②當旁路電容和芯片MPC8360E在同一面時(shí)，走線(xiàn)直接從芯片引腳接至旁路電容，再由旁路電容拉出打過(guò)孔到電源平面。③當旁路電容與芯片MPC8360E 不同面時(shí)，即旁路電容在底層時(shí)，它與芯片MPC8360E 臨近的電源、地引腳共享同一個(gè)過(guò)孔，且線(xiàn)長(cháng)不超過(guò)100mil.④電源線(xiàn)寬、地線(xiàn)寬和時(shí)鐘信號的線(xiàn)寬大于一般信號的線(xiàn)寬。

4.2.2 等長(cháng)布線(xiàn)和蛇形布線(xiàn)

有些數據信號或者地址信號對實(shí)際走線(xiàn)長(cháng)度十分敏感，如果它們的長(cháng)度不匹配就會(huì )引起信號的不同步， 從而影響系統的正常工作。在布此類(lèi)信號線(xiàn)時(shí)一般通過(guò)采用等長(cháng)布線(xiàn)的技巧達到信號線(xiàn)長(cháng)度匹配的要求。本系統中， ①通過(guò)等長(cháng)布線(xiàn)， 芯片MPC8360E 的引腳LSYNC_IN 到引腳LSYNC_OUT 的長(cháng)度等同于MPC8360E 到SDRAM 的長(cháng)度，實(shí)現了同頻同相。②系統中用了兩片SDRAM 芯片MT48LC32M16A2,在布線(xiàn)時(shí)也采取了等長(cháng)布線(xiàn)的策略。其中時(shí)鐘線(xiàn)長(cháng)度控制在2567±25mil;控制信號線(xiàn)以及地址線(xiàn)和時(shí)鐘線(xiàn)等長(cháng)，且線(xiàn)長(cháng)誤差不超過(guò)±100mil;數據線(xiàn)盡量和時(shí)鐘線(xiàn)，地址線(xiàn)以及控制線(xiàn)等長(cháng)但長(cháng)度不長(cháng)于這些線(xiàn)。

等長(cháng)布線(xiàn)往往需要在規定的空間里增加布線(xiàn)的長(cháng)度， 這時(shí)不可避免的要用到蛇形走線(xiàn)的技巧。如，系統通過(guò)蛇形走線(xiàn)增加SDRAM 中某些數據線(xiàn)和時(shí)鐘線(xiàn)的長(cháng)度，以實(shí)現兩片SDRAM 數據線(xiàn)之間和時(shí)鐘線(xiàn)之間的等長(cháng)。這樣做不但減少了電磁輻射，也調節了延時(shí)以滿(mǎn)足系統的時(shí)序設計要求， 從而使得系統更加可靠。

4.2.3 差分布線(xiàn)

網(wǎng)絡(luò )收發(fā)芯片DP83848IVV,DP83849IVS 中存在差分信號，如TD±，RD±，這些成對的信號在布線(xiàn)時(shí)要采用差分布線(xiàn)。一般來(lái)說(shuō)，差分對信號的走線(xiàn)要在同一布線(xiàn)層（side-by-side），它們長(cháng)度相同并且盡量保持平行， 這樣既可以保證兩個(gè)差分信號時(shí)刻保持相反極性， 又可避免出現兩線(xiàn)忽遠忽近引起差分阻抗不一致的情況， 從而達到減少共模分量和減少反射的目的， 更有利于解決信號完整性（signal integrity）問(wèn)題。以圖4 為例，系統PCB設計中，在PCB 繪圖軟件中對差分信號的規則進(jìn)行了設置，以達到差分布線(xiàn)等長(cháng)等距的要求，從而提高了系統的抗干擾能力，有效地抑制了EMI,還使得時(shí)序定位更加準確。

4.3 電源平面（線(xiàn)）和地平面（線(xiàn)）的處理

六層電路板中其中一層全部用銅箔做成地平面， 有效地解決了高頻電路的信號完整性問(wèn)題。另外，電源使用整層平面，然后根據系統電壓的大小對電源平面進(jìn)行分割， 以減少電壓之間的相互干擾。其中，在進(jìn)行電源分割時(shí)，盡量使芯片的電源引腳就近打孔后可以直接到達電源平面。