多對一嵌入式稅務(wù)控制器研究初探
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4.3 使用雙處理器嵌入式稅務(wù)控制器實(shí)現“多對一”：
該方法不需在軟件設計上增加并行計算，原有的稅控軟件可直接移植到嵌入式稅務(wù)控制器中即可使用。該嵌入式稅務(wù)控制器采用雙處理器，共享內存，其它如嵌入式的IO、網(wǎng)卡、稅控芯片及閃存 flash的連接與單處理器相同。此時(shí)控制器的算法依然采用多線(xiàn)程技術(shù)，只是由于現在增加了處理器的數量，線(xiàn)程的調度、運行效率將大大提高。
5 多對一嵌入式稅務(wù)控制器的硬件設計實(shí)現：
我們采用 FPGA技術(shù)進(jìn)行多對一嵌入式稅務(wù)控制器設計。
FPGA（Field Programmable Gate Array，即現場(chǎng)可編程門(mén)陣列），可提供高性能的數據和控制處理功能，具有規模大、可重復編程、開(kāi)發(fā)投資小等優(yōu)點(diǎn)，在現代電子產(chǎn)品中應用得越來(lái)越廣。因此，利用 FPGA技術(shù)實(shí)現多對一嵌入式稅務(wù)控制器是較好的設計方案。
在本文，使用Xilinx 的 VirtexO-4 FX進(jìn)行設計，VirtexO-4 FX內建 PowerPC雙處理器，能對數據進(jìn)行高速并行處理，效能提升很大。VirtexO-4 FX FPGA包含高性能的可編程架構、嵌入式 PowerPC處理器和 3.125Gbps收發(fā)器，從而成為嵌入式稅務(wù)控制器的理想選擇。實(shí)現方案如圖四所示。
本文引用地址：http://dyxdggzs.com/article/152383.htm
6 結束語(yǔ)
采用多對一嵌入式稅務(wù)控制器是降低商家稅控系統采購成本，進(jìn)而順利推進(jìn)商業(yè)稅控自動(dòng)化的非常重要的技術(shù)環(huán)節。在本文，分析了無(wú)線(xiàn)、有線(xiàn)兩種連接嵌入式稅務(wù)控制器的組成形式，提出了用并行架構及雙處理器來(lái)實(shí)現多對一嵌入式稅務(wù)控制器的設計思想，提出了多對一嵌入式稅務(wù)控制器硬件實(shí)現的基本方法，即 FPGA方法。用并行架構和采用集線(xiàn)嵌入式稅務(wù)控制器及多線(xiàn)程技術(shù)實(shí)現多對一是本文的創(chuàng )新點(diǎn)，它為更好地提高現有嵌入式稅務(wù)控制器的處理效率、減少商場(chǎng)采購壓力、和在現有條件下實(shí)現更先進(jìn)的稅務(wù)控制等方面提供了更深層次的設計思路和解決辦法。
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