便攜式高速數據采集系統設計

２ ＡＤ１６７１控制及采集系統工作原理

圖３是ＡＤ１６７１的ＡＤ轉換時(shí)序圖。

ＡＤ１６７１在Ｅｎｃｏｄｅ信號上升沿開(kāi)始Ａ／Ｄ轉換，Ｄａｖ信號在本次轉換完成前一定時(shí)間變低，直到Ｄａｖ出現上升沿表示本次轉換結束。為防止數字噪聲耦合帶來(lái)的誤差，Ｅｎｃｏｄｅ信號應在Ｄａｖ信號變低后５０ｎｓ內變低。系統中通過(guò)８２５４計數器對晶振進(jìn)行分頻來(lái)給ＡＤ１６７１提供Ｅｎｃｏｄｅ信號，以滿(mǎn)足其工作時(shí)序的需要。系統原理圖如圖４所示。系統初始化時(shí)，向８２５４的Ｃｌｏｃｋ０寫(xiě)入計數值，由此可以靈活改變采樣間隔，同時(shí)寫(xiě)入Ｃｌｏｃｋ１的計數值用來(lái)控制采樣的個(gè)數。晶振采用５ＭＨｚ有源四腳晶振，Ｄ觸發(fā)器實(shí)現觸發(fā)功能，系統工作原理如下：

系統初始化完成后，經(jīng)地址譯碼器產(chǎn)生Ａｄｄ２信號，使Ｄ觸發(fā)器狀態(tài)翻轉，由低變到高，８２５４計數使能端Ｇａｔｅ０、Ｇａｔｅ１變高，８２５４開(kāi)始方式２的計數。當Ｃｌｏｃｋ０的計數時(shí)間到時(shí)，發(fā)出一個(gè)寬度為一時(shí)鐘周期的負脈沖，經(jīng)反向送入Ｅｎｃｏｄｅ，啟動(dòng)ＡＤ１６７１進(jìn)行Ａ／Ｄ轉換。一次轉換結束，利用Ｄａｖ信號將轉換的數據寫(xiě)入ＩＤＴ７２０２，同時(shí)Ｃｌｏｃｋ１計數一次。當Ｃｌｏｃｋ１計數時(shí)間到后，發(fā)出一個(gè)脈沖，用來(lái)實(shí)現對Ｄ觸發(fā)器的清零，使Ｇａｔｅ０、Ｇａｔｅ１變低，停止ＡＤ１６７１轉換，完成一次系統的采集工作。

３ ＦＩＦＯ與ＥＰＰ的接口電路

圖５是ＥＰＰ與ＩＤＴ７２０２的接口電路。

此電路是基于ＥＰＰ１．９設計的。ｎＤａｔａＳＴＢ與ｎＡｄｄＳＴＢ組合產(chǎn)生ｎＷａｉｔ回送信號，實(shí)現連鎖握手。方案中分別用數據讀周期、地址讀周期對１＃ＦＩＦＯ、２＃ＦＩＦＯ進(jìn)行讀取。ＥＰＰ模式設定后，對ＦＩＦＯ存儲器的讀取非常簡(jiǎn)單。通過(guò)產(chǎn)生一個(gè)單Ｉ／Ｏ讀指令到“基址＋４”，ＥＰＰ控制器就會(huì )產(chǎn)生所需的選通信號，用ＥＰＰ數據讀周期傳送數據。對“基址＋３”的Ｉ／Ｏ操作，可產(chǎn)生地址周期信號。

Ｃ語(yǔ)言指令如下：

讀一個(gè)字節數據：Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋４）；

讀一個(gè)字節地址： Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋３）；

實(shí)際應用中ＦＩＦＯ的存取時(shí)間達到ｎｓ 級，ＥＰＰ的速度也接近ＩＳＡ總線(xiàn)的速率。上述接口電路屬于高頻，電路設計要注意消除干擾。ＦＩＦＯ的讀寫(xiě)信源應盡量靠近ＦＩＦＯ，沒(méi)用到的數據輸入端應接地或ＶＣＣ等。