SoC系統設計--具有X86到ARM二進(jìn)制翻譯和執行功能

　　SUB EAX，EBX

　　因為這些指令的尋址方式一樣，功能近似，只是操作碼不一樣，可以歸并為一個(gè)狀態(tài)，在某一狀態(tài)內建立映射關(guān)系翻譯成為ARM指令。

　　考慮到AHB總線(xiàn)可能處于比較忙碌的狀態(tài)，對于X86指令和翻譯出的ARM指令分別設置2個(gè)FIFO。FIFO1和FIFO2各自有2個(gè)存儲器，其中一個(gè)存儲指令，另一個(gè)存儲與指令對應的地址。對FIFO進(jìn)行操作會(huì )同時(shí)對指令和地址進(jìn)行操作，以保持指令和地址的對應。

　　此外，ARM核需要向解碼模塊發(fā)送信號，通過(guò)設置Communicate模塊中的寄存器控制指令譯碼器的工作：

　　設置X86指令的起始地址;設置X86指令的終止地址;設置ARM指令的初始存放地址;設置ARM指令復雜指令段的初始地址;設置使指令解碼器開(kāi)始工作的標志寄存器，高電平表示工作;判斷指令解碼是否結束，結束后向ARM核發(fā)送中斷;ARM核接收中斷信號后，將標志寄存器置低，翻譯模塊結束本次工作。

　　本文的SoC系統中沒(méi)有使用DMA對X86指令和ARM指令進(jìn)行存取，而是由翻譯模塊主動(dòng)進(jìn)行讀和寫(xiě)。因而有2個(gè)Master總線(xiàn)接口，通過(guò)AHB _1_1inteRFace讀取X86指令，由AHB_2_1 interface將ARM指令寫(xiě)入RAM中。Communicate模塊與總線(xiàn)的通信接口為Slave口，用于接收ARM核發(fā)送的4個(gè)地址，一旦接收到這4個(gè)地址，翻譯模塊中的start_flag信號置高，表示開(kāi)始工作。

　　3 片上總線(xiàn)結構

　　在A(yíng)RM SoC體系結構中，有Master和Slave這兩個(gè)重要的概念。Master是ARM SoC體系結構中的主單元，他可以向總線(xiàn)發(fā)出請求并且對傳輸進(jìn)行初始化，例如對存儲器進(jìn)行讀/寫(xiě)操作，典型的Master可以是CPU，DSP，DMA。Slave是ARM SoC體系結構中的從單元，典型的Slave為片上或者片外存儲器，它們都有自己惟一的地址范圍。Master發(fā)起讀/寫(xiě)操作時(shí)，在初始化中會(huì )給出讀/寫(xiě)操作的地址，而地址譯碼器則根據這個(gè)地址決定哪個(gè)Slave被Master選中，然后相應的Slave做出相應。

　　在A(yíng)HB系統中，若有2個(gè)Master常需要AccessBus，則系統的Performance必定會(huì )下降。為了解決這個(gè)問(wèn)題。ARM提出了MulTI-layer AHB，其基本構想是2個(gè)Master走不同的Bus去訪(fǎng)問(wèn)Slave，如果訪(fǎng)問(wèn)的Slave不同，則兩個(gè)Master可以同步的進(jìn)行Transfer。若彼此訪(fǎng)問(wèn)一個(gè)Slave，則根據優(yōu)先級去判斷要先處理誰(shuí)的Transfer。

　　該總線(xiàn)結構使用了Multi_layerbus switch(BusMatrix)模塊。AHB BusMatrix的設計可以分為3個(gè)部分：輸入級、譯碼級和輸出級。圖3為該設計所使用的結構，其中，輸入和輸出的個(gè)數可以根據系統的Master和Slave靈活調整。

　　可以看出，每個(gè)Layer都有一個(gè)譯碼器來(lái)決定Master要訪(fǎng)問(wèn)哪一個(gè)Slave，通過(guò)多路選擇器實(shí)Master和Slave之間的Transfer。。每個(gè)Slave口都有自己的仲裁器，該仲裁器使用固定優(yōu)先級，最高優(yōu)先級的Layer可以?xún)?yōu)先訪(fǎng)問(wèn)對應的Slave。

　　隨著(zhù)系統中Master和Slave的增多，Busmatrix模塊的復雜度也會(huì )明顯增加，如果按照系統所有的Mas-ter和Slave的個(gè)數來(lái)確定輸入/輸出口的個(gè)數，Busma-trix將會(huì )非常復雜，因此對系統結構進(jìn)行優(yōu)化變得非常必要。根據系統工作情況可以發(fā)現，翻譯模塊的Slave端口僅被ARM7核訪(fǎng)問(wèn)，即向翻譯模塊存取指令所需的地址，控制其工作，該Slave可以看作是ARM7核私有的，而不被其他Master訪(fǎng)問(wèn)。有些Slave只有在特殊情況下才被訪(fǎng)問(wèn)，因此可以將多個(gè)Slave看作一個(gè)Slave掛在BusMatrix上。優(yōu)化后的SoC硬件架構如圖4所示。

　　4 結 語(yǔ)

　　這里給出了一種具有X86到ARM二進(jìn)制翻譯和執行功能的SoC系統。利用Multi-layer bus SWitch(BusMatrix)模塊實(shí)現Multi-layer?？偩€(xiàn)結構，在多個(gè)核不訪(fǎng)問(wèn)同一個(gè)Slave時(shí)，可以同時(shí)執行各自功能，有效提高系統的性能，且該總線(xiàn)結構的可擴展性強。同時(shí)根據系統工作的特點(diǎn)，對總線(xiàn)結構進(jìn)行了優(yōu)化，減小了總線(xiàn)的復雜度。