基于DSP／BIOS的數據采集系統研制
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3 多線(xiàn)程機制設計
3．1 DSP／BIOS提供的多線(xiàn)程機制
DSP／BIOS支持的線(xiàn)程按優(yōu)先級從高到低可以分為硬件中斷HWI、軟件中斷SWI、任務(wù)TSK和后臺線(xiàn)程IDL。HWI就是ISR，優(yōu)先級最高，適合200 kHz觸發(fā)的任務(wù)；SWI適合100 ms或者更大周期的觸發(fā)任務(wù)；Task不同SWI之處在于它在執行過(guò)程中能被掛起直到必需資源有效，任務(wù)之間可以通過(guò)queue，semaphore，mailbox進(jìn)行信息共享；其他線(xiàn)程不運行時(shí)才運行IDL；HWI和SWI不能掛起和等待。
3．2 功能劃分及任務(wù)規劃
為了優(yōu)化CPU資源，實(shí)現各功能的協(xié)調運作，需要合理劃分功能、規劃任務(wù)。本設計中構建了2個(gè)硬件中斷線(xiàn)程HWI、一個(gè)周期觸發(fā)線(xiàn)程PRD以及網(wǎng)絡(luò )配置任務(wù)線(xiàn)程和網(wǎng)絡(luò )傳輸任務(wù)線(xiàn)程共5個(gè)線(xiàn)程。各線(xiàn)程運行調度狀態(tài)如圖2所示。
3．2．1 硬件中斷線(xiàn)程
硬件中斷線(xiàn)程主要用來(lái)處理響應時(shí)間要求嚴格的請求，同時(shí)它的優(yōu)先級最高，能搶占當前運行的其他線(xiàn)程及時(shí)運行。方案中的RS 422通信共5個(gè)接收通道，波特率高達614．4 Kb／s，且每個(gè)通道的緩沖FIFO只設計了256 B，連續通信時(shí)半滿(mǎn)觸發(fā)的時(shí)間為2 ms左右。因此，采用HWI處理RS 422通信數據，5個(gè)通道共用一個(gè)DSP中斷源。另外，設計要求被測28 V信號作為AD采集的開(kāi)關(guān)，即28 V有效時(shí)啟動(dòng)采集，28 V無(wú)效就得中斷當前采集任務(wù)。因此，通過(guò)比較電路將28 V轉換為控制信號觸發(fā)DSP中斷。本文引用地址：http://dyxdggzs.com/article/148133.htm
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