基于雙DSP硬件架構的固態(tài)開(kāi)關(guān)控制系統設計

如圖5所示，主、協(xié)DSP除單線(xiàn)GPIO直連端口外，主要通過(guò)FPGA相連。連接端口包括并行系統總線(xiàn)端口和通用I／O(GPIO)端口，分別用于傳遞“16位數據”和“開(kāi)關(guān)信號”參量。并行系統總線(xiàn)端口用于連接DSP和FPGA內置的雙口RAM。該數據端口可使主、協(xié)DSP以兆赫茲級的速度并行通訊，適合傳輸大量的系統參數。GPIO端口則用于快速傳遞各種故障狀態(tài)。此外，FPGA還負責實(shí)現底層保護功能，微處理器如DSP雖可滿(mǎn)足系統智能化控制需求，但一些不可預知事件會(huì )導致控制系統出現嚴重故障。因此，除DSP外，系統利用FPGA增加了納秒級控制速度的底層保護功能。如圖5所示，系統電流與溫度開(kāi)關(guān)信號經(jīng)過(guò)模擬信號調理模塊形成過(guò)流、過(guò)溫故障信號后，直接送入FPGA。當系統發(fā)生過(guò)流、過(guò)溫故障時(shí)，FPGA故障鎖存模塊將使晶閘管控制信號失效。整個(gè)保護過(guò)程所涉及信號處理單元少，結構簡(jiǎn)單，大大提高了系統的可靠性和響應速度。在此將進(jìn)一步介紹各主要控制系統功能模塊的實(shí)現方法，并給出實(shí)體裝置的運行結果。

4 主要系統功能的實(shí)現
4．1 主DSP功能
改進(jìn)后的切換控制流程如圖6所示。

由于系統采用雙DSP控制架構，每個(gè)DSP運算量較小，采用TMS320F12812型DSP芯片即可滿(mǎn)足需求。根據SSTS控制系統需求，主DSP主要配
置了外部中斷、外部存儲器接口、SCI等外設。其中，外部存儲器接口用于連接FPGA內置的雙口RAM。根據系統仿真結果，主DSP程序在MBB控制基礎上增加了對故障位置的判斷。當故障發(fā)生在負載側即故障電流很大時(shí)，應切斷負載一段時(shí)間后(大于系統繼電保護重合閘時(shí)間)，再次嘗試接入電源。若重新投切仍不成功，則說(shuō)明負載故障無(wú)法恢復，不再切入任何電源。
4．2 同步信號采樣的實(shí)現與改進(jìn)
在電力系統運行中，由于種種原因可能引起電網(wǎng)頻率漂移，若采樣周期不是實(shí)際周期信號整數倍，會(huì )造成頻譜泄露，從而引起誤差。采用鎖相環(huán)跟蹤鎖定電網(wǎng)頻率可解決該問(wèn)題。硬件鎖相環(huán)電路主要由方波產(chǎn)生信號電路和鎖相倍頻電路兩部分組成。由過(guò)零比較電路產(chǎn)生的50 Hz方波信號經(jīng)過(guò)鎖相倍頻電路產(chǎn)生12．8 kHz采樣頻率信號。該電路結構簡(jiǎn)單，響應速度快，但在系統發(fā)生缺相故障或諧波干擾時(shí)，硬件鎖相電路將可能無(wú)法可靠跟蹤電網(wǎng)50 Hz信號，造成采樣電路工作不正常。該控制系統將硬件鎖相環(huán)輸出信號送入FPGA進(jìn)行頻率檢測跟蹤，當跟蹤輸出的電網(wǎng)頻率與50 Hz偏差大于1 Hz時(shí)，由FPGA輸出標準12．8 kHz采樣觸發(fā)信號，以保證系統可靠運行。