將ARM AXI4用于FPGA 把恒星裝入瓶中

　　同時(shí)，ADC 以 DDR 格式提供數據，即數據在時(shí)鐘上升沿和下降沿均有效。要把這些數據恢復為單數據速率 (SDR)，需要使用被硬連線(xiàn)在 I/O 焊盤(pán)上的 IDDR 原語(yǔ)。它有一個(gè)單數據引腳輸入，兩個(gè)數據引腳輸出。我們使用 SAME_EDGE_PIPELINED 屬性，保證數據同時(shí)在兩個(gè)引腳上都有效，這樣可以減少其它邏輯。這樣做會(huì )增加一個(gè)時(shí)延周期，但對我們來(lái)說(shuō)這點(diǎn)時(shí)延可以接受。

　　賽靈思架構另一個(gè)對我們有幫助的功能是 FPGA 夾層卡 (FMC) 接插件。嚴格地說(shuō)，這并非是 FPGA 的一項特有功能，而是 FPGA 板的一項特有功能。即便如此，經(jīng)實(shí)踐證明這是一項非常有用的功能，能夠與 Virtex-6 有效配合。FMC 接插件包含高頻時(shí)鐘引腳，可以連接到 ML605 板上 Virtex-6 的時(shí)鐘功能引腳上。這樣可以通過(guò) FMC 把時(shí)鐘信號發(fā)送到 FPGA 中。這種做法的優(yōu)勢在于我們只需要一個(gè)時(shí)鐘進(jìn)入點(diǎn)。

　　使用賽靈思工具套件

　　賽靈思提供了許多有助于 FPGA 系統開(kāi)發(fā)的工具。我們用過(guò)的不在少數。

　　我們使用項目瀏覽器進(jìn)行手動(dòng) VHDL 和 Verilog 編碼。此外，可以利用其圖形界面生成“原理圖”，用于可視化地創(chuàng )建邏輯。不過(guò)我們發(fā)現項目瀏覽器是一個(gè)底層工具，雖然我們可以輕松地完成觸發(fā)器(單數位)運算，但擴展到更大數位的運算就會(huì )變得相當復雜。我們發(fā)現 項目瀏覽器對底層時(shí)鐘設計最有用。它能夠讓我們準確地控制由哪個(gè)時(shí)鐘驅動(dòng)特定的邏輯。

　　對于高級邏輯設計，我們使用系統生成器。它特別適用于邏輯由單一時(shí)鐘頻率驅動(dòng)的設計(但不局限于這種情況)。系統生成器使用簡(jiǎn)單，能夠訪(fǎng)問(wèn)大量 IP 核，比如 FFT、除法器生成器和濾波器。另外，可以把邏輯輕松地連接到 MicroBlaze 處理器中，用作讀/寫(xiě)寄存器和共享存儲器。該工具能夠自動(dòng)創(chuàng )建外設核心 (PCore)，并將其添加到 XPS 項目中。

　　我們使用 CORE Generator™ 調節 ADC FIFO 的參數。FIFO 必須是 256 位寬度，寫(xiě)入時(shí)鐘125MHz，讀取時(shí)鐘 200MHz。我們把最后生成的 NGC 文件導入到 XPS 中用作 PCore。我們通過(guò)創(chuàng )建必要的 .mpd、.pao 和 .bbd 文件來(lái)手動(dòng)完成這項工作。

　　Impact 工具可以幫助我們對 FPGA 編程，還能生成 SystemACETM 文件，用于將固件永久存入壓縮閃存 (CompactFlash) 中。壓縮閃存的工作非?？煽?，但值得注意的是它會(huì )給我們的系統提出一項額外的要求(見(jiàn)下面的 SDK 一段)。

　　由于我們需要在我們的系統中植入 MicroBlaze 處理器，因此我們需要可創(chuàng )建該處理器系統的工具，即賽靈思 Platform Studio。XPS 是一種全面的工具套件，可以讓用戶(hù)創(chuàng )建以處理器為中心的系統。在它的幫助下，用戶(hù)可以借助向導來(lái)建立所需的鏈接。用戶(hù)還可以使用 Create IP 向導植入由 CORE Generator 生成的 IP 核。它現在還包含高性能 AXI4 片上互聯(lián)。

　　最后，我們使用賽靈思軟件開(kāi)發(fā)套件 (SDK) 來(lái)開(kāi)發(fā)運行在處理器上的程序。實(shí)際上，開(kāi)始的時(shí)候我們只需要運行一個(gè)程序，就是 SREC 引導程序。由于壓縮閃存使用的是 FAT 文件系統，所以用于訪(fǎng)問(wèn) SREC 程序(也在閃存上)的庫文件會(huì )使生成的可執行文件變大。我們需要停止調試，進(jìn)行優(yōu)化，并使用“mbstrip –g ”作為編譯后命令，來(lái)縮小文件的大小。即使完成所有這些步驟后，我們得到的仍然是一個(gè)比較大的 91Kb 的可執行文件。因此，我們必須增加內部 BRAM，才能使用這樣大小的可執行文件初始化比特流。

　　另一個(gè)需要解決的問(wèn)題是 Virtex-6 的編譯時(shí)間太長(cháng)。賽靈思的軟件 PlanAheadTM 能夠有力地幫助解決這個(gè)問(wèn)題。我們準備讓 PlanAhead 發(fā)揮出極致，來(lái)縮短編譯時(shí)間。

　　我們對新型 Zynq™-7000 可擴展處理平臺的新功能感到歡欣鼓舞(見(jiàn)第 75 期 Xcell 雜志的封面報道)。不過(guò)，Zynq 是否會(huì )淘汰 MicroBlaze，還是 MicroBlaze 能夠憑借其自身的軟特性和 10 余年的開(kāi)發(fā)基礎繼續生存下去，都還有待觀(guān)察。將來(lái)的緩存一致型多處理器 MicroBlaze 系統能否超越 ARM® 雙核 CortexTM-A9 MPCoreTM 的性能呢?Zynq 或MicroBlaze 的物理地址擴展能否促成地址空間超過(guò) 32 位的更強大的系統，從而實(shí)現 4Gb以上的 RAM 呢?我們只需等待，看時(shí)間如何回答這個(gè)問(wèn)題。

　　尖端系統

　　最后，我們采用最先進(jìn)的賽靈思技術(shù)，開(kāi)發(fā)出了一套在 FPGA 領(lǐng)域中處于尖端地位的全功能數據采集系統(見(jiàn)圖 5)。它的實(shí)時(shí)采集速度可達 10Gbps(或者 80Gbps)，而最后的成本只有不足 1.5 萬(wàn)美元。我們希望這項技術(shù)能夠用于世界上最大的聚變實(shí)驗項目，比如 ITER 項目(圖 6)。

　　圖 6：該 ITER 托卡馬克裝置目前正在法國南部建造，建成后能夠產(chǎn)生 500 兆瓦巨變能，可為聚變電站的建立打下堅實(shí)的基礎。

　　聚變能是人類(lèi)試圖克服的最艱巨的技術(shù)挑戰之一。FPGA 憑借其在各個(gè)方面獨特的優(yōu)勢，正在幫助我們攻克這個(gè)難題。我們的聚變研究設備使用最先進(jìn)的 AXI4 互聯(lián)技術(shù)和賽靈思工具流程，通過(guò)融合 Virtex-6 FPGA 的性能優(yōu)勢，能夠在小巧緊湊的系統上實(shí)現極高的數據率。

　　這個(gè)新網(wǎng)站(http://fusion.phys.tue.nl/fpga/doku.php)將成為溝通思路和交換材料的絕佳場(chǎng)所，可幫助人們更好地將 FPGA 技術(shù)應用于聚變設備的開(kāi)發(fā)。