超低功耗FPGA平臺推動(dòng)便攜發(fā)展
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為滿(mǎn)足對功耗要求苛刻的便攜電子產(chǎn)品對互連及系統邏輯的需求， QuickLogic開(kāi)發(fā)了PolarPro FPGA平臺。該平臺架構開(kāi)創(chuàng )性地使用了全新的邏輯單元結構、嵌入式多用途片載存貯器、內建FIFO控制邏輯以及先進(jìn)的時(shí)鐘管理控制單元，具有集成簡(jiǎn)便、邏輯映射迅速高效、費效比高等特點(diǎn)，非常適用于超低功耗電路設計。
特性與優(yōu)點(diǎn)
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特性 |
優(yōu)點(diǎn) |
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增強邏輯單元結構 |
邏輯單元使用靈活，集成簡(jiǎn)便，高效邏輯映射支持13位寬度輸入功能（13-bit wide input function）以及任何4輸入查詢(xún)表（4-input LUT），或者由兩個(gè)3輸入查詢(xún)表組成的同級邏輯。每個(gè)邏輯單元有4個(gè)獨立輸出端和一個(gè)專(zhuān)用的帶使能端的D觸發(fā)器。 |
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超低功耗工作模式 (VLP) |
PolarPro FPGA器件能夠通過(guò)外部輸入控制管腳進(jìn)入超低功耗工作模式(VLP)，該工作模式下PolarPro器件的典型維持電路通常小于10 µA。超低功耗工作模式下，輸入輸出端口狀態(tài)和內部寄存器狀態(tài)都將得到保留。使用該功能可以有效節省器件的待機功耗。 |
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靈活的時(shí)鐘樹(shù)網(wǎng)絡(luò ) |
芯片的每個(gè)象限區有5個(gè)時(shí)鐘樹(shù)，該設置允許在不同的象限區共同使用或者獨立使用時(shí)鐘信號，從而使硬件資源得到更有效的利用。 |
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可編程輸入輸出端口 |
通用可編程輸入輸出端口帶有專(zhuān)用輸入輸出寄存器，并且有獨立的可編程輸入輸出頻率控制和可編程上拉、下拉以及弱電平保持功能。支持高達200MHz工作頻率的SSTL3、SSTL2、SSTL18、LVTTL以及LVCMOS接口標準，支持高達66MHz工作頻率的PCI 2.3接口標準。 |
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可配置時(shí)鐘管理器(CCM) |
靈活的時(shí)鐘生成和處理降低了時(shí)序控制的難度。提供1x、2x、4x、½x和¼x時(shí)鐘倍頻/分頻，以及90度、180度和270度時(shí)鐘相移?？膳渲脮r(shí)鐘管理器可以用來(lái)消除器件內部路徑與外部PCB印刷電路板的引線(xiàn)延遲，從而提供系統內部時(shí)鐘與外部時(shí)鐘的同步?？删幊萄舆t線(xiàn)能夠以250ps為單位提供高達2.5ns的可編程時(shí)鐘延時(shí)。 |
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直接支持DDR SDRAM輸入輸出 |
內建DDR輸入輸出兼容低成本低功耗mobile DDR、 DDR I以及 DDR II SDRAM存貯器。 |
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內建大容量FIFO/RAM模塊 |
專(zhuān)用SRAM模塊（每個(gè)模塊容量為4,608比特，可以配置為128 x 36, 256 x 18 or 512 x 9 (深度x寬度)工作模式），簡(jiǎn)化了FIFO設計和實(shí)現。 |
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專(zhuān)用FIFO控制邏輯 |
毋需額外邏輯開(kāi)銷(xiāo)的專(zhuān)用FIFO控制器確保了所實(shí)現FIFO的性能和硬件資源開(kāi)銷(xiāo)。用戶(hù)可以通過(guò)簡(jiǎn)單易用的RAM/FIFO定制界面迅速得到電路設計中需要使用的存貯器模塊實(shí)例。一個(gè)FIFO控制器可以控制高達8 Kbits存貯器。 |
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小型化封裝 |
采用小型化封裝技術(shù)，對空間要求嚴格的應用而言是理想選擇。 |
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