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創(chuàng )新加速,英特爾以全矩陣FPGA助產(chǎn)業(yè)智能化發(fā)展
- 近日，以“創(chuàng )新加速，塑造FPGA芯未來(lái)”為主題的2023年英特爾? FPGA中國技術(shù)日在北京成功舉行。期間，英特爾不僅披露了包括Agilex? 3系列、Agilex? 5系列在內的多款FPGA產(chǎn)品細節及其早期驗證計劃，同時(shí)亦分享了與產(chǎn)業(yè)伙伴在數據中心、AI、網(wǎng)絡(luò )、嵌入式等關(guān)鍵領(lǐng)域的諸多應用，旨在以逐步擴大的產(chǎn)品組合進(jìn)一步滿(mǎn)足廣泛細分市場(chǎng)需求的同時(shí)，深度展示英特爾在加速可編程創(chuàng )新、推動(dòng)中國行業(yè)數智化進(jìn)程上的重要作用。英特爾可編程方案事業(yè)部中國總經(jīng)理葉唯琛表示，“在新場(chǎng)景、新應用海量增長(cháng)的驅動(dòng)下，中國本地市場(chǎng)
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Altera MAX10: 計時(shí)控制
- 計時(shí)控制在之前的實(shí)驗中我們掌握了如何進(jìn)行時(shí)鐘分頻、如何進(jìn)行數碼管顯示與按鍵消抖的處理，那么在本節實(shí)驗之中，我們將會(huì )實(shí)現一個(gè)籃球賽場(chǎng)上常見(jiàn)的24秒計時(shí)器。====硬件說(shuō)明====在之前的實(shí)驗中我們?yōu)樽x者詳細介紹過(guò)小腳丫MXO2板卡上的按鍵、數碼管、LED等硬件外設，在此不再贅述。本節將實(shí)現由數碼管作為顯示模塊，按鍵作為控制信號的輸入(包含復位信號和暫停信號)，Altera MAX10作為控制核心的籃球讀秒系統，實(shí)現框圖如下：====Verilog代碼====// *****************
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Lattice MXO2: 計時(shí)控制
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Altera MAX10: 按鍵消抖
- 按鍵消抖在之前的實(shí)驗中我們學(xué)習了如何用按鍵作為FPGA的輸入控制，在本實(shí)驗中將學(xué)習如何進(jìn)行按鍵消抖，用按鍵完成更多的功能。====硬件說(shuō)明====按鍵是一種常用的電子開(kāi)關(guān)，電子設計中不可缺少的輸入設備。當按下時(shí)使開(kāi)關(guān)導通，松開(kāi)時(shí)則開(kāi)關(guān)斷開(kāi)，內部結構是靠金屬彈片來(lái)實(shí)現通斷。按鍵抖動(dòng)的原理抖動(dòng)的產(chǎn)生 ：通常的按鍵所用的開(kāi)關(guān)為機械彈性開(kāi)關(guān)，當機械觸點(diǎn)斷開(kāi)、閉合時(shí)，由于機械觸點(diǎn)的彈性作用，一個(gè)按鍵開(kāi)關(guān)在閉合時(shí)不會(huì )馬上穩定地接通，在斷開(kāi)時(shí)也不會(huì )一下子斷開(kāi)。因而在閉合及斷開(kāi)的瞬間均伴隨有一連串的抖動(dòng)，為了不產(chǎn)生這種現
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Lattice MXO2: 按鍵消抖
- 按鍵消抖在之前的實(shí)驗中我們學(xué)習了如何用按鍵作為FPGA的輸入控制，在本實(shí)驗中將學(xué)習如何進(jìn)行按鍵消抖，用按鍵完成更多的功能。硬件說(shuō)明按鍵是一種常用的電子開(kāi)關(guān)，電子設計中不可缺少的輸入設備。當按下時(shí)使開(kāi)關(guān)導通，松開(kāi)時(shí)則開(kāi)關(guān)斷開(kāi)，內部結構是靠金屬彈片來(lái)實(shí)現通斷。按鍵抖動(dòng)的原理抖動(dòng)的產(chǎn)生 ：通常的按鍵所用的開(kāi)關(guān)為機械彈性開(kāi)關(guān)，當機械觸點(diǎn)斷開(kāi)、閉合時(shí)，由于機械觸點(diǎn)的彈性作用，一個(gè)按鍵開(kāi)關(guān)在閉合時(shí)不會(huì )馬上穩定地接通，在斷開(kāi)時(shí)也不會(huì )一下子斷開(kāi)。因而在閉合及斷開(kāi)的瞬間均伴隨有一連串的抖動(dòng)，為了不產(chǎn)生這種現象而作的措施就是
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Altera MAX10: LED流水燈
- 在時(shí)鐘分頻實(shí)驗中我們練習了如何處理時(shí)鐘，接下來(lái)我們要學(xué)習如何利用時(shí)鐘來(lái)完成時(shí)序邏輯。====硬件說(shuō)明====流水燈實(shí)現是很常見(jiàn)的一個(gè)實(shí)驗，雖然邏輯比較簡(jiǎn)單，但是里面也包含了實(shí)現時(shí)序邏輯的基本思想。要用FPGA實(shí)現流水燈有很多種方法，在這里我們會(huì )用兩種不同的方法實(shí)現。1，模塊化設計：在之前的實(shí)驗中我們做了3-8譯碼器和時(shí)鐘分頻，如果把這兩個(gè)結合起來(lái)，我們就能搭建一個(gè)自動(dòng)操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡(jiǎn)潔的實(shí)現流水燈效果邏輯，就是定義一個(gè)8位的變量，在每個(gè)時(shí)鐘上升沿將最低位賦值給最高
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Lattice MXO2: LED流水燈
- 在時(shí)鐘分頻實(shí)驗中我們練習了如何處理時(shí)鐘，接下來(lái)我們要學(xué)習如何利用時(shí)鐘來(lái)完成時(shí)序邏輯。硬件說(shuō)明流水燈實(shí)現是很常見(jiàn)的一個(gè)實(shí)驗，雖然邏輯比較簡(jiǎn)單，但是里面也包含了實(shí)現時(shí)序邏輯的基本思想。要用FPGA實(shí)現流水燈有很多種方法，在這里我們會(huì )用兩種不同的方法實(shí)現。1，模塊化設計：在之前的實(shí)驗中我們做了3-8譯碼器和時(shí)鐘分頻，如果把這兩個(gè)結合起來(lái)，我們就能搭建一個(gè)自動(dòng)操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡(jiǎn)潔的實(shí)現流水燈效果邏輯，就是定義一個(gè)8位的變量，在每個(gè)時(shí)鐘上升沿將最低位賦值給最高位，其他位右移一
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利用搭載全域硬2D NoC的FPGA器件去完美實(shí)現智能化所需的高帶寬低延遲計算
- 隨著(zhù)大模型、高性能計算、量化交易和自動(dòng)駕駛等大數據量和低延遲計算場(chǎng)景不斷涌現，加速數據處理的需求日益增長(cháng)，對計算器件和硬件平臺提出的要求也越來(lái)越高。發(fā)揮核心器件內部每一個(gè)計算單元的作用，以更大帶寬連接內外部存儲和周邊計算以及網(wǎng)絡(luò )資源，已經(jīng)成為智能化技術(shù)的一個(gè)重要趨勢。這使得片上網(wǎng)絡(luò )（Network-on-Chip）這項已被提及多年，但工程上卻不容易實(shí)現的技術(shù)再次受到關(guān)注。作為一種被廣泛使用的硬件處理加速器，FPGA可以加速聯(lián)網(wǎng)、運算和存儲，其優(yōu)點(diǎn)包括計算速度與ASIC相仿，也具備了高度的靈活性，能夠為數據
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Altera MAX10: 時(shí)鐘分頻
- 時(shí)鐘分頻在之前的實(shí)驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來(lái)我們將學(xué)習時(shí)序邏輯的設計。====硬件說(shuō)明====時(shí)鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現各種時(shí)鐘的分頻和倍頻設計，但是通過(guò)語(yǔ)言設計進(jìn)行時(shí)鐘分頻是最基本的訓練，在對時(shí)鐘要求不高的設計時(shí)也能節省鎖相環(huán)資源。在本實(shí)驗中我們將實(shí)現任意整數的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡(jiǎn)單，比較容易理解。通
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Lattice MXO2: 時(shí)鐘分頻
- 時(shí)鐘分頻在之前的實(shí)驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來(lái)我們將學(xué)習時(shí)序邏輯的設計。硬件說(shuō)明時(shí)鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現各種時(shí)鐘的分頻和倍頻設計，但是通過(guò)語(yǔ)言設計進(jìn)行時(shí)鐘分頻是最基本的訓練，在對時(shí)鐘要求不高的設計時(shí)也能節省鎖相環(huán)資源。在本實(shí)驗中我們將實(shí)現任意整數的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡(jiǎn)單，比較容易理解。通過(guò)計數器計數是完
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Altera MAX10: 2位7段數碼管顯示
- 數碼管顯示本實(shí)驗將會(huì )讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。====硬件說(shuō)明====數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽(yáng)極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽(yáng)端接高電平有效。當共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應的低電平
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Lattice MXO2: 2位7段數碼管顯示
- 數碼管顯示本實(shí)驗將會(huì )讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。硬件說(shuō)明數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽(yáng)極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽(yáng)端接高電平有效。當共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應的低電平信號就可以使相應
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Altera MAX10: 3-8譯碼器
- 在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。====硬件說(shuō)明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
- 關(guān)鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8譯碼器
- 在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。硬件說(shuō)明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
- 關(guān)鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Altera MAX10: 點(diǎn)亮RGB三色燈
- 在這個(gè)實(shí)驗里我們將學(xué)習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說(shuō)明====STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時(shí)LED變亮，當FPGA輸出高電平時(shí)LED熄滅，當兩種或者三種顏色變亮時(shí)會(huì )混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
- 關(guān)鍵字： 三色RGBLED FPGA Lattice Diamond 小腳丫
fpga介紹
FPGA是英文Field－Programmable Gate Array的縮寫(xiě)，即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。
FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內部包括可 [ 查看詳細 ]
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