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基于歐氏算法的RS硬件解碼方案的FPGA實(shí)現

  • 在通信系統中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見(jiàn)的硬件及軟件譯碼方案大多不能滿(mǎn)足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實(shí)現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實(shí)現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時(shí)為640ns，參數可以根據需要靈活設置。
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基于FPGA的RS(255，239)編譯碼器

  • 摘要 RS(Reed—Solomon)編碼是一種具有較強糾錯能力的多進(jìn)制BCH編碼，其既可糾正隨機錯誤，又可糾正突發(fā)錯誤。RS編譯碼器廣泛應用于通信和存儲系統，為解決高速存儲器中數據可靠性的問(wèn)題，文中提出了RS編碼的實(shí)
  • 關(guān)鍵字： RS編譯碼  伽羅華域  BM算法  Chien搜索  Forney算法  

基于FPGA的RS(255，239)編譯碼器設計及實(shí)現方法

  • RS(Reed—Solomon)編碼是一種具有較強糾錯能力的多進(jìn)制BCH編碼，其既可糾正隨機錯誤，又可糾正突發(fā)錯誤。RS編譯碼器廣泛應用于通信和存儲系統，為解決高速存儲器中數據可靠性的問(wèn)題，文中提出了RS編碼的實(shí)現方
  • 關(guān)鍵字： RS編譯碼    FPGA    伽羅華域    BM算法    Chien搜索  
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rs編譯碼介紹

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