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一個(gè)進(jìn)位保留加法陣列的HDL代碼生成器

  • 多加數的加法器是FPGA的一個(gè)比較常見(jiàn)的應用。仿真對比了其三種實(shí)現方案的性能和所消耗資源，得出進(jìn)位保留加法陣列是首選方案。針對進(jìn)位保留加法陣列實(shí)現的復雜性給出了一個(gè)加法陣列的HDL代碼生成器，極大地簡(jiǎn)化了加法陣列的設計工作。
  • 關(guān)鍵字： HDL代碼生成器  加法器  FPGA  
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hdl代碼生成器介紹

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