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行為級設計
行為級設計 文章 進(jìn)入行為級設計技術(shù)社區
VHDL設計中電路優(yōu)化問(wèn)題
- VHDL設計是行為級設計，所帶來(lái)的問(wèn)題是設計者的設計思考與電路結構相脫節。實(shí)際設計過(guò)程中，由于每個(gè)工程師對語(yǔ)言規則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統功能，描述的方式不一，綜合出來(lái)的電路結構更是大相徑庭。即使最終綜合出的電路都能實(shí)現相同的邏輯功能，但其電路的復雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會(huì )產(chǎn)生難以預料的問(wèn)題。因此，對VHDL設計中簡(jiǎn)化電路結構，優(yōu)化電路設計的問(wèn)題進(jìn)行深入探討，很有必要。
- 關(guān)鍵字： 行為級設計 VHDL 邏輯資源
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行為級設計介紹
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