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納秒級
納秒級 文章 進(jìn)入納秒級技術(shù)社區
基于FPGA的雙振蕩電路定時(shí)器設計
- 考慮沖擊環(huán)境下定時(shí)器會(huì )遇到的問(wèn)題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿(mǎn)足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設計的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現,該設計的定時(shí)精度達到納秒級,很好地滿(mǎn)足系統性能要求。本方法具有結構簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
- 關(guān)鍵字： 定時(shí)器 納秒級 FPGA
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納秒級介紹
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