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實(shí)驗15：環(huán)形計數器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握環(huán)形計數器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)設計一個(gè)4位右循環(huán)一個(gè)1的環(huán)形計數器。實(shí)驗原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個(gè)觸發(fā)器中只有一個(gè)輸出為1，另外3個(gè)為0，這樣就構成了一個(gè)環(huán)形計數器。初始化復位時(shí)，給q0一個(gè)置位信號，則唯一的1將在環(huán)形計數器中循環(huán)移位，每4個(gè)時(shí)鐘同期輸出一個(gè)高電平脈沖。Verilog HDL建模描述用行為級描述
關(guān)鍵字：環(huán)形計數器 FPGA Lattice Diamond Verilog HDL

基于探索仿真三態(tài)門(mén)總線(xiàn)傳輸電路的目的，采用Multisim10仿真軟件對總線(xiàn)連接的三態(tài)門(mén)分時(shí)輪流工作時(shí)的波形進(jìn)行了仿真實(shí)驗測試，給出了仿真實(shí)驗方案，即用Multisim仿真軟件構成環(huán)形計數器產(chǎn)生各個(gè)三態(tài)門(mén)的控制信號、用脈沖信號源產(chǎn)生各個(gè)三態(tài)門(mén)不同輸入數據信號，用Multisim仿真軟件中的邏輯分析儀多蹤同步顯示各個(gè)三態(tài)門(mén)的控制信號、數據輸入信號及總線(xiàn)輸出信號波形，結論是仿真實(shí)驗可直觀(guān)形象地描述三態(tài)門(mén)總線(xiàn)傳輸電路的工作特性，所述方法的創(chuàng )新點(diǎn)是解決了三態(tài)門(mén)的工作波形無(wú)法用電子實(shí)驗儀器進(jìn)行分析驗證的問(wèn)題。
關(guān)鍵字：三態(tài)門(mén) 總線(xiàn)傳輸環(huán)形計數器邏輯分析儀

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