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Altera: FPGA集成硬核浮點(diǎn)DSP

• 　　1 FPGA浮點(diǎn)運算推陳出新 　　以往FPGA在進(jìn)行浮點(diǎn)運算時(shí)，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過(guò)FPGA中的大規模桶形移位寄存器實(shí)現，需要大量的邏輯和布線(xiàn)資源。通常一個(gè)單精度浮點(diǎn)加法器需要500個(gè)查找表(LUT)，單精度浮點(diǎn)要占用30%的LUT，指數和自然對數等更復雜的數學(xué)函數需要大約1000個(gè)LUT。因此隨著(zhù)DSP算法越來(lái)越復雜，FPGA性能會(huì )明顯劣化，對占用80%～90%邏輯資源的FPGA會(huì )造成嚴重的布線(xiàn)擁
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