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存儲方式
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浮點(diǎn)矩陣相乘IP核并行改進(jìn)的設計與實(shí)現
- 基于A(yíng)ltera浮點(diǎn)IP核實(shí)現浮點(diǎn)矩陣相乘運算時(shí),由于矩陣階數的增大,造成消耗的器件資源雖增加但系統性能反而下降的問(wèn)題,針對現有IP核存在數據加載不連貫、存儲帶寬不均勻的不足,提出采用并行化數據存儲、依據查找表加載數據和處理數據的方式對IP核進(jìn)行改進(jìn)。然后將改進(jìn)的浮點(diǎn)矩陣運算在FPGA中實(shí)現,經(jīng)過(guò)Quartus、Matlab軟件聯(lián)合仿真并進(jìn)行結果比對,其誤差不超過(guò)萬(wàn)分之一,且節省了器件資源、提升了系統性能。仿真結果表明該設計可行,有利于提高諸多高性能領(lǐng)域浮點(diǎn)矩陣的運算速度。
- 關(guān)鍵字: IP核 浮點(diǎn)矩陣運算 存儲方式
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存儲方式介紹
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