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加法器最低位修正
加法器最低位修正 文章 進(jìn)入加法器最低位修正技術(shù)社區
DDS邏輯優(yōu)化設計及Verilog實(shí)現
- 摘 要：本文主要介紹了在DDS系統中，為了提高芯片運算速度，加大輸出帶寬，減小芯片規模從而提高可靠性和頻譜純度而采用的優(yōu)化方法及其VerilogHDL實(shí)現。關(guān)鍵詞：流水線(xiàn)；輸入寄存器結構；加法器最低位修正；壓縮存儲查找表 概述由于DDS頻率合成方法具有低頻率轉換時(shí)間、低失真輸出波形、高分辨率、高頻譜純度、可編程和寬頻率輸出范圍等優(yōu)良性能，在現代頻率合成領(lǐng)域中具有越來(lái)越重要的地位。在許多應用領(lǐng)域中，如通信、導航、雷達和電子對抗等， DDS頻率源都是主流的關(guān)鍵部件。 D
- 關(guān)鍵字： 加法器最低位修正 流水線(xiàn) 輸入寄存器結構 壓縮存儲查找表
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加法器最低位修正介紹
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