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中央定時(shí)同步系統
中央定時(shí)同步系統 文章 進(jìn)入中央定時(shí)同步系統技術(shù)社區
基于VHDL的時(shí)鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現
- 在EAST分布式中央定時(shí)同步系統中，時(shí)鐘分頻和觸發(fā)延遲電路是分布式節點(diǎn)的核心。為了完成對基準時(shí)鐘信號進(jìn)行多路任意整數倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出，本設計中采用VHDL語(yǔ)言進(jìn)行編程，實(shí)現了多路時(shí)鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數分頻和觸發(fā)延遲的時(shí)間精度，最后在QuartusⅡ9．0軟件上時(shí)設計的波形進(jìn)行分析，驗證了該設計的可行性。
- 關(guān)鍵字： 觸發(fā)延遲 中央定時(shí)同步系統 VHDL
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中央定時(shí)同步系統介紹
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