并行PCB設計的關(guān)鍵準則

　　隨著(zhù)它們承載的器件的復雜性提高，PCB設計也變得越來(lái)越復雜。相當長(cháng)一段時(shí)間以來(lái)，電路設計工程師一直相安無(wú)事地獨立進(jìn)行自己的設計，然后將完成的電路圖設計轉給PCB設計工程師，PCB設計工程師獨立完整自己的工作后，將Gerber文件再轉給PCB制造廠(chǎng)。電路設計工程師、PCB設計工程師和PCB制造廠(chǎng)的工作都是相互隔離的，少有溝通。

　　隨著(zhù)采用大型BGA封裝的可編程器件的應用不斷普及，以及高密度互連(HDI)、時(shí)序關(guān)鍵的差分對信令的廣泛應用，現在再采用這樣一種相互隔離的PCB設計方式將帶來(lái)災難性后果,而并行開(kāi)發(fā)流程允許多個(gè)開(kāi)發(fā)過(guò)程同步進(jìn)行，有助于確保設計成功，避免延誤、額外開(kāi)銷(xiāo)以及返工。本文總結了并行 PCB設計各個(gè)階段的關(guān)鍵準則。

　　PCB設計的第一步是在概念階段。這時(shí)，電路設計工程師應該與PCB設計工程師一起進(jìn)行技術(shù)評估。這個(gè)評估應考慮這么一些問(wèn)題：

1. 采用哪些器件？
2. 器件選用哪種封裝？管腳數多少？管腳配置怎樣？
3. 基于成本和性能的權衡，采用幾層PCB？
4. 時(shí)鐘頻率和信令速度等參數的目標值是什么？

　　此外，設計工程師還應考慮總線(xiàn)架構、是采用并行還是串行連接等因素，以及阻抗匹配策略。阻抗不匹配時(shí)會(huì )出現反射、振鈴及其它不期望的干擾。

　　協(xié)同工作

　　PCB設計的這些考慮提出了成功PCB設計中的一個(gè)關(guān)鍵問(wèn)題是溝通，因為PCB設計不再是一個(gè)人的工作，而是不同組的工程師之間的團隊合作。溝通這一主旨貫穿整個(gè)PCB設計流程的始終，電路設計團隊必須清楚地就其設計意圖與PCB設計團隊進(jìn)行溝通，他們還必須在清楚了解其PCB設計工具能干什么、不能做什么的前提下參與到該過(guò)程中。

　　隨著(zhù)PCB布線(xiàn)的復雜性日益增加，信號速率日益提高，協(xié)同的PCB設計方式可比傳統的串行流程得到更好效果(圖1)。將對元件的研究和選擇與整個(gè)設計流程的其它部分隔離開(kāi)，以及將原理圖輸入、仿真與布局布線(xiàn)階段也獨立出來(lái)一直是常用手法。因此，設計工程師最好選擇便于分享數據的工具和流程，這是在分布在不同地方的設計團隊能利用并行工作的好處并縮短整個(gè)設計周期的唯一途徑。

　　并行PCB設計的關(guān)鍵準則

　　圖：(a) 傳統PCB串行開(kāi)發(fā)流程的設計周期長(cháng)，信息共享有限，而成本持續上升；(b) 并行開(kāi)發(fā)流程允許多個(gè)開(kāi)發(fā)程同步進(jìn)行，有助于確保設計成功，避免延誤、額外開(kāi)銷(xiāo)以及返工。

　　設計創(chuàng )建

　　在設計創(chuàng )建階段，工程師將最終確定好器件并為其生成各種庫，這樣反過(guò)來(lái)又加快了原理圖輸入。在該階段，設計工程師評估和選擇構造模塊，并可以登陸制造商的網(wǎng)站搜索數據表和規范。完成這項工作的一個(gè)更好方法，是直接在原理圖輸入過(guò)程中選擇器件。通過(guò)以這種方式來(lái)實(shí)現原理圖輸入，這個(gè)流程可被用作為一種試驗方法。

　　在原理圖輸入過(guò)程中，設計工程師能迅速添加、刪減或變更器件(甚至整個(gè)設計結構)的能力很重要。例如，為手機開(kāi)發(fā)高頻濾波器的設計工程師應在原理圖輸入時(shí)，通過(guò)對不同容抗和感抗值進(jìn)行試驗來(lái)設定通帶及其它濾波器參數。

　　在創(chuàng )建原理圖時(shí)，PCB設計工具也在后臺為該電路生成一個(gè)網(wǎng)絡(luò )表。網(wǎng)絡(luò )表描述了電路的器件如何連接以及后續放置和布線(xiàn)工具如何將其用于PCB布局布線(xiàn)的信息。

　　此時(shí)，設計工程師將為諸如FPGA或其它可編程器件等所謂的“大元件”創(chuàng )立符號和物理管腳布局布線(xiàn)圖。也是在這個(gè)時(shí)候，設計約束被捕獲，這是一個(gè)需要審慎思考的關(guān)鍵步驟，特別是對后續流程而言。

　　對于目前的PCB設計來(lái)說(shuō)，最好一切都按規矩辦。過(guò)去是受到制造問(wèn)題的制約，而現在當工程師努力減小PCB的體積且仍使其具有可制造性時(shí)，一切都要受到復雜約束的限制。雖然設計需求也許會(huì )導致大量約束，但不讓設計被過(guò)分約束也很重要。與簡(jiǎn)單地用約束設計相比，更多地借鑒仿真和分析是更明智的方法。

　　在設計創(chuàng )建過(guò)程中，工程師需留意也許會(huì )在后續流程中出現的信號完整性問(wèn)題。最好在設計輸入階段及PCB布局布線(xiàn)階段就將信號完整性問(wèn)題考慮進(jìn)去，當然設計流程必須支持這種方式，因為無(wú)法在設計輸入階段解阻抗失配問(wèn)題。

　　仿真是關(guān)鍵

　　電路一旦設計完成并繪制好原理圖后，接著(zhù)就該進(jìn)行功能驗證，它通常采用仿真工具完成。仿真的目的不是取代物理原型生成，而為了避免反復生成原型，因為仿真使設計工程師能發(fā)現一般要等到原型生成才能發(fā)現的設計缺陷。

　　在仿真過(guò)程中，可以嘗試各種設計拓撲，并用不同廠(chǎng)商的器件進(jìn)行替代，來(lái)檢驗它們對電路性能的影響。但在仿真時(shí)，伴隨模型的可用性及有效性的問(wèn)題層出不窮。目前所有常用的PCB設計工具包都帶有昂貴的模型庫，但可能不止一次會(huì )出現某個(gè)特定器件不在庫內的情況。但器件供應商一般會(huì )通過(guò)在其網(wǎng)站上推出Spice模型來(lái)解決此問(wèn)題，因此通過(guò)器件供應商網(wǎng)站查找它們是個(gè)好主意。

　　迂回布線(xiàn)的限制

　　但基于Spice的仿真也存在局限性，它能生成理想化從而不一定代表真實(shí)條件的仿真信號。真實(shí)信號可能有改變真實(shí)性的噪聲和相移。

　　美國國家儀器公司(NI)的PCB設計流程包括虛擬儀器，可將該儀器與NI的許多PXI儀器一起使用，以生成保留隨帶的非線(xiàn)性成分的真實(shí)信號。這些信號能以固有的文件格式來(lái)捕獲，以用在驗證電路行為的Spice仿真上。另外，虛擬原型可提供對器件選擇的反饋。

　　系統級的仿真也很關(guān)鍵，它不僅僅是對一個(gè)通過(guò)PCB的信號實(shí)施建模，還必須檢查信號在器件內甚或通過(guò)多個(gè)板卡時(shí)都有什么變化。數Gb的信令速率是使情況更復雜的另一個(gè)因素。串行總線(xiàn)架構比并行總線(xiàn)架構更受青睞，這就要求PCB設計工程師對損耗、耦合傳輸線(xiàn)及詳盡的過(guò)孔模型實(shí)施仿真。

　　物理實(shí)現

　　當通過(guò)仿真剔除性能問(wèn)題后，下一步是對電路進(jìn)行布局布線(xiàn)以生成物理原型。布局布線(xiàn)要確保電路性能滿(mǎn)足設計規范要求，并保證板卡外形匹配設計形態(tài)參數。這時(shí)與機械工程師一起合作將非常必要。

　　在布局布線(xiàn)階段，由原理圖定義的器件間的互連可由任一家EDA供應商提供的布局布線(xiàn)和布線(xiàn)工具實(shí)現。所有這些工具都將提供一定程度的自動(dòng)布局布線(xiàn)功能，但它是一把雙刃劍。設計工程師需要判斷何時(shí)進(jìn)行手工布線(xiàn)，何時(shí)采用自動(dòng)布線(xiàn)。如果要放置一個(gè)關(guān)鍵元件，或者必須將一個(gè)連接器放在PCB邊緣上，就不要采用自動(dòng)布局布線(xiàn)功能。

　　欣慰的是，在進(jìn)行布局布線(xiàn)時(shí)，可以對信號完整性問(wèn)題做些前瞻性考慮。這是個(gè)必須認真對待的階段。一般的經(jīng)驗是，如果信號到達目的地所用的時(shí)間超過(guò)轉換時(shí)間的1/3，則在該路徑上可能存在信號完整性問(wèn)題。

　　設計約束

　　PCB布局布線(xiàn)存在許多挑戰，其中最主要挑戰是確保滿(mǎn)足約束條件。這些約束被用來(lái)解決信號完整性問(wèn)題、可制造性問(wèn)題、電磁干擾、熱效應或上述這些問(wèn)題的組合。

　　除設計約束外，許多與目前特定器件技術(shù)相關(guān)的因素使PCB布局布線(xiàn)更加復雜，例如板載芯片(COB)等先進(jìn)半導體封裝技術(shù)可令布線(xiàn)變得極其棘手。目前的高密度封裝可以容下2,000多個(gè)管腳，管腳間距不到0.65mm。這種封裝將給管理I/O和信號速度帶來(lái)很大困難，對這種封裝進(jìn)行迂回布線(xiàn)(Escape Routing)也是一個(gè)高技巧工作。

　　對可編程邏輯器件進(jìn)行PCB布局布線(xiàn)是另一個(gè)挑戰。一些高端PCB設計工具包(比如Altium和Mentor Graphics公司提供的PCB設計工具包)能與FPGA供應商的設計工具緊密鏈接，并可用來(lái)完成FPGA和PCB本身的集成設計。

　　以前，大型FPGA的管腳配置一般由FPGA設計工程師完成，但在進(jìn)行配設時(shí)并沒(méi)對PCB布局布線(xiàn)有太多考慮。人們現在意識到，帶可編程I/O的FPGA是走線(xiàn)進(jìn)或出的源頭，改變FPGA以迎合PCB布局布線(xiàn)比改變PCB來(lái)匹配FPGA的I/O設置要容易地多。

　　最后檢查

　　在將PCB版圖拿去制造前的最后步驟是最終檢查。必須檢查信號完整性和時(shí)序以確保信號能及時(shí)到達目的地并具有充分的品質(zhì)保證。設計約束沖突將在此時(shí)表露出來(lái)，對此要進(jìn)行權衡。

　　在該階段，最大挑戰之一是盡量將這些設計流程的最后驗證步驟提前，具有更好的約束是實(shí)現這種要求的一個(gè)關(guān)鍵。若在創(chuàng )建設計過(guò)程中，在確定約束的同時(shí)還可進(jìn)行分析，則改善約束條件的質(zhì)量。

　　PCB設計最后必須生成制造數據，包括全部與生產(chǎn)、組裝及測試相關(guān)的文檔。在整個(gè)設計過(guò)程中，設計團隊成員與制造廠(chǎng)家之間必須都有充分溝通，以了解制造商的技術(shù)能力和限制。另外，必須對制造數據進(jìn)行驗證以使設計工程師有最后機會(huì )發(fā)現錯誤。

　　備注：本文采用了Zuken公司的高級應用工程師Ed Duranty、美國國家儀器公司(NI)的產(chǎn)品營(yíng)銷(xiāo)工程師Bhavesh Mistry、Mentor Graphics公司的業(yè)務(wù)拓展總監David Wiens、Altium公司的產(chǎn)品知識總監Phil Loughhead和產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Rob Irwin的部分觀(guān)點(diǎn)。