導航計算機系統中CPLD配置軟件串口更新研究
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3 CPLD的JTAG接口編程的軟件設計
在硬件設計的基礎上，為實(shí)現通過(guò)DSP的GPIO口模擬JTAG信號時(shí)序邏輯來(lái)對CPLD進(jìn)行軟件更新，需嚴格按照JTAG標準中的端口信號時(shí)序要求。對于本文所用的CPLD器件，其JTAG端口信號時(shí)序關(guān)系如圖4所示。本文引用地址：http://dyxdggzs.com/article/202351.htm
由圖4可見(jiàn)，對于JTAG口時(shí)序邏輯需考慮如下3項內容：
(1)JTAG接口要求一個(gè)最小時(shí)鐘周期TCKMIN。
(2)JTAG接口在TCK的上升沿采樣TMS和TDI信號。因此在TCK上升沿之前，TMS和TDI要具有最小分別為T(mén)MSS和TDIS的建立時(shí)間，同時(shí)在TCK下降沿之后要保持最小分別為T(mén)MSH和TDIH長(cháng)的時(shí)間。
(3)在TCK的下降沿，JTAT接口輸出新的TDO值，并保持至少TDOV長(cháng)的時(shí)間。
本文所用CPLD的JTAG端口時(shí)序參數要求如表1所示。
在本文設計的導航計算機系統中，DSP的工作主頻為200 MHz，利用TI公司提供的庫函數，由該DSP的GPIO口模擬的時(shí)鐘頻率最大不超過(guò)3 MHz，可以滿(mǎn)足表中TCKMIN參數對應的最大10 MHz的要求。對于建立和保持時(shí)間等參數要求，可通過(guò)軟件延時(shí)或定時(shí)器實(shí)現。由于在本系統的應用中，DSP在上電期間專(zhuān)注于CPLD的軟件更新，所以本文將采用軟件延時(shí)來(lái)實(shí)現這些參數要求，設計的JTAG口信號電平驅動(dòng)函數模塊代碼如下：
利用上述代碼，模擬實(shí)現的JTAG時(shí)鐘信號頻率為367．6 kHz。
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