基于FPGA的串行接收模塊的設計

1 前言
隨著(zhù)FPGA的飛速發(fā)展與其在現代電子設計中的廣泛應用，越來(lái)越多的實(shí)驗和設計中會(huì )運用FPGA與RS232通信。與此同時(shí)， FPGA具有功能強大、開(kāi)發(fā)過(guò)程投資小、周期短、可反復編程等特點(diǎn)。筆者在FPGA芯片上集成了串行接收功能模塊，從而簡(jiǎn)化了電路、縮小了電路板的體積、提高了可靠性。本文主要介紹圍繞FPGA所設計的符合 RS232標準的串行接收模塊。
2 異步串行通信原理
串行通信分為兩種類(lèi)型：同步通信方式和異步通信方式。本設計采用的是異步通信方式，其的特點(diǎn)是：通信的發(fā)送方和接收方各自有獨立的時(shí)鐘，傳輸的速率由雙方約定。國際上規定的一個(gè)串行通信波特率標準系列是：110、300、600、1200、1800、2400、4800、9600、 19200，單位是 bps。本文采用的是 19200bps。
異步傳輸是一個(gè)字符接一個(gè)字符傳輸。一個(gè)字符的信息由起始位、數據位、奇偶校驗位和停止位組成。每一個(gè)字符的傳送靠起始位來(lái)同步，字符的前面是一位起始位，用下降沿通知接收方傳輸開(kāi)始，緊跟著(zhù)起始位之后的是數據位，傳輸時(shí)低位在前、高位在后，字符本身由5～8位數據位組成。數據位后面是奇偶校驗位，昀后是停止位，停止位是高電平，標志一個(gè)字符的結束，并為下一個(gè)字符的開(kāi)始傳送做準備。停止位后面是不定長(cháng)度的空閑位。停止位和空閑位都規定高電平，這樣可以保證起始位開(kāi)始處有一個(gè)下降沿，如圖1所示。 3 硬件接口電路原理設計
在串行通信中，普遍采用的是 RS232-C接口的標準。 RS232-C接口信號引腳的連接方式規定了25芯的D型連接器DB-25，本設計采用的是一個(gè) 9芯的D型連接器DB-9，并且用昀為簡(jiǎn)單常用的三線(xiàn)制接法，即地、接受數據和發(fā)送數據三腳相連。

本設計的硬件接口電路圖如圖2所示，由三部分組成： FPGA串口接收模塊、 MAX232和DB-9。FPGA采用的是Xilinx公司的SPARTAN系列的 XC2S50芯片，其封裝為T(mén)Q144。 MAXIM公司的MAX232CPE是為滿(mǎn)足EIA／TEA-232E的標準而設計的，具有功耗低、波特率高、價(jià)格低等優(yōu)點(diǎn)。工作電源為 +5V，外界電容僅為 luF，為雙組 RS-232收發(fā)器。MAX232有兩個(gè)發(fā)送器，本設計只用其中一個(gè)發(fā)送器，另外一個(gè)發(fā)送器的輸入端接地、輸出端懸空。
異步數據接收過(guò)程可作為一個(gè)整體來(lái)實(shí)現，數據由 DB-9的RxD端輸入，經(jīng)過(guò) MAX232進(jìn)行電平轉換由FPGA串口接收模塊的 RxD端進(jìn)入，然后在串口接收模塊內部對接收來(lái)得數據進(jìn)行判斷，并昀終實(shí)現對FPGA輸出信號的控制。