基于CPLD+DSP的實(shí)時(shí)數字圖像穩定系統

該系統輸入輸出都為標準模擬視頻信號，設計采集圖像大小為512×512像素，速度為30～60幀／s的實(shí)時(shí)采集。攝像頭輸入模擬視頻信號后，經(jīng)過(guò)SAA7110進(jìn)行A／D轉換和信號分離后，進(jìn)入輸入端高速數據緩沖區。輸出端緩存中的數據，通過(guò)BT121進(jìn)行D／A轉換后，合成為標準模擬視頻信號，可直接送監視器顯示。用邏輯器件CPLD控制系統的工作時(shí)序。為適應高速數據吞吐，輸入輸出緩沖存儲器選用了雙端口RAM。
2．2 CPLD控制
系統的邏輯控制器是100引腳的XC95144，其主要工作是控制輸入／輸出幀存，以便DSP將存在其中的處理好的圖像數據讀出，并在同步控制信號和消隱信號的協(xié)同下形成標準視頻輸出信號，送到監視器顯示。圖3給出了邏輯控制的原理框圖。

CPLD的邏輯控制的工作包括：1)根據SAA7110分離出的同步信號，經(jīng)過(guò)邏輯判斷后，給出BT121需要的同步信號；2)由于SAA7110輸出的LLC2時(shí)鐘與采樣時(shí)鐘、輸出時(shí)鐘是同步的，因而以L(fǎng)LC2作為采樣數據存儲和同步控制子系統的時(shí)鐘，CPLD內部計數器進(jìn)行數據采樣計數，產(chǎn)生偏移地址，以控制輸入／輸出緩沖讀寫(xiě)數據，使用LLC2時(shí)鐘也避免了使用外部時(shí)鐘需要解決的信號相互間的同步和鎖相：3)計數器產(chǎn)生控制中斷，通知DSP啟動(dòng)數據讀／寫(xiě)EDMA通道和進(jìn)行數據轉移；4)低位地址A0和A1進(jìn)行譯碼產(chǎn)生Bank Enable信號，送到雙口RAM以進(jìn)行數據位選通。由于輸入／輸出緩存具有對稱(chēng)的硬件結構，所以XC95144在進(jìn)行地址計數時(shí)，產(chǎn)生兩套相同Bank信號和地址偏移，供輸入和輸出雙口RA-M。

3 數字圖像數據的采集與輸出
3．1 數據采集
系統的設計視頻信號采集能力是從CCD獲得模擬視頻信號中采集到512×512大小的數字圖像，并通過(guò)幀緩存——異步靜態(tài)雙端口存儲器(dual-port RAM)，經(jīng)DSP的EDMA通道送到SDRAM中。采集模塊的結構如圖4所示。