PowerPCB信號完整性整體設計分析

　　1.3時(shí)鐘信號阻抗匹配

　　時(shí)鐘信號是各設備工作的基礎，所以時(shí)鐘信號的質(zhì)量尤為重要，在PCB設計時(shí)要慎重對待。

　　板上時(shí)鐘信號很多，主要高速時(shí)鐘信號如圖2-3所示。

　　時(shí)鐘芯片的輸出信號阻抗一般都比較小。芯片MPC950的輸出阻抗為7ohm，芯片AV9155的輸出阻抗為10ohm。本板上的時(shí)鐘信號都是點(diǎn)對點(diǎn)連接，所以采用串行端接進(jìn)行阻抗匹配電路設計。

　　具體串連電阻的大小由HyperLynx仿真后決定。

　　1.4L2Cache總線(xiàn)和60x總線(xiàn)信號完整性分析

　　本板的L2Cache總線(xiàn)工作頻率200Mhz，60x總線(xiàn)工作頻率100MHz，是板上工作頻率最高的部分。依據MPC755、MPC107、PowerSpan的芯片手冊，阻抗在50ohm～70ohm之內比較合適，按前面層疊結構的設計，5mil的信號線(xiàn)寬是可以保證阻抗要求的。

　　因為板上這兩個(gè)總線(xiàn)的負載最多為2個(gè)負載，且這幾個(gè)芯片之間的距離很近，相關(guān)的PCB走線(xiàn)很短，所以信號時(shí)序關(guān)系一般能夠滿(mǎn)足要求(盡管其工作頻率很高)。下面給出L2Cache總線(xiàn)上典型時(shí)鐘線(xiàn)、地址線(xiàn)以及數據線(xiàn)的PCB走線(xiàn)圖以及在HyperLynx仿真軟件的BoardSim工具下的仿真波形。MPC755、MPC107、PowerSpan和GVT71128芯片的IBIS模型均來(lái)自于芯片廠(chǎng)商(Motorola、TUNDRA和GALVENTECH)。