基于DSP及FPGA的水下目標定位系統數字信號處理模塊

1．2．3 模數及數模轉換器

模數及數模轉換器的選擇需同時(shí)考慮轉換頻率和分辨率。因此根據系統對輸入模擬信號的精度要求，選擇分辨率為16位的AD7665作為系統的模數(A／D)轉換器。AD7665的最高采樣頻率可達570 kS／s，而且其允許的輸范圍為±10 V。滿(mǎn)足系統的動(dòng)態(tài)范圍；其數字輸出可采用串行或并行接口方式，便于與DSP或FPGA接口。

根據系統對輸出模擬信號的精度要求，選用18位的AD5545作為系統的數模轉換器(D／A)。AD5545是電流型輸出型的雙路D／A轉換器。由于A(yíng)D5545采用串行接口方式接收控制器的數據，因此AD5545的幾何尺寸極小，便于高度集成。

1. 2. 4 存儲器

作為一個(gè)可以獨立運行的系統，總需要一定容量的非易失性存儲器，用于存儲系統的指令代碼和缺省的系統參數，因此本模塊采用閃存(FLASH存儲器)AMD29LV256M進(jìn)行系統的非易失存儲器設計。AM29LV256M的容量為256 MBit，可以方便地構成16 Mx16-Bit或者32 Mx8-Bit的存儲器，滿(mǎn)足代碼的固化需求。另外由于采用LCD液晶屏作為系統的顯示器，而現有的LCD顯示器沒(méi)有顯示緩存，同時(shí)為了增加系統的通用性和靈活性，便于進(jìn)行大數據量的數據處理，系統需設計大容量的靜態(tài)存儲器(SRAM)。本模塊選用CY7C1061AV33進(jìn)行系統的外部存儲器擴展。CY 7C1061AV33容量1 M×16-Bit，訪(fǎng)問(wèn)速度快。

1．3 系統的硬件電路設計

為了便于擴展，本模塊的設計分3大部分進(jìn)行：模塊的供電、DSP最小系統以及以FPGA為核心的各種接口。

模塊的供電采用LM2676-ADJ、TPS79501、LT1584CT3．3，將輸入的12 V轉換成DSP和FPGA所需要的5、3．3、1．6、1．2 V，并通過(guò)控制電源芯片的使能靖實(shí)現DSP的上電順序。

DSP最小系統設計主要包括復位電路、時(shí)鐘電路、調試接口等，其中復位電路采用Max706結合相應的外部器件實(shí)現上電復位、手動(dòng)復位、看門(mén)狗復位、DSP內核電源電壓過(guò)低復位、通過(guò)上位機復位等；時(shí)鐘電路的設計結合DSP或者FPGA的片內PLL、采用高精度、高穩定度的外部有源晶振實(shí)現，并盡量降低外部晶振的頻率，模塊中的晶振頻率為20MHz。而調試接口的設計由于需要經(jīng)常插拔調試接口，因此主要考慮抗靜電因素，通過(guò)在每根信號線(xiàn)上并聯(lián)瞬態(tài)電壓抑制器(TVS)實(shí)現；另外，為了進(jìn)行較遠距離的調試，進(jìn)行了調試接口的再驅動(dòng)及緩沖。

以FPGA為核心的各種接口設計包括存儲器接口、外部中斷接口、AD接口、DA接口、串行接口、LCD顯示器接口等。為了便于擴展，DSP的EMIF信號線(xiàn)全部接到FPGA，并將FLASH存儲器(AM29LV256M)和SRAM存儲器(CY7C1061AV33)先通過(guò)FPGA再接到DSP的EMIF空間。也就是說(shuō)，外部設備包括存儲器可方便地映射到DSP不同的存儲器空間。DSP的EMIF空間的缺省的配置為：CEO用于訪(fǎng)問(wèn)FPGA的片內SRAM(作用輸入及輸出緩沖的存儲器)：CE1用于訪(fǎng)問(wèn)DSP的上電程序加載空間，與FLASH存儲器連接；CE2用于訪(fǎng)問(wèn)SRAM空間。外部中斷接口用于將可選的多個(gè)外部中斷源有選擇的接到DSP的中斷輸入；缺省的配置為：INT0用于響應外部的同步，INT1用于RS422通信中斷，INT2用于RS232通信中斷；INT3、INT4為用戶(hù)備用中斷。AD接口首先將串行的采樣數據轉換成并行的數據并存放于FPGA的片內緩存或者直接將并行的采樣數據存放于FPGA的片內緩存，用于FPGA的數據預處理(如FIR、FFT等)，然后再將預處理的結果送到輸出緩存。DA接口則在DSP的控制下、將DA輸出緩存中的并行數據轉換成AD5545所需要的串行接口數據，實(shí)現DA變換。串行接口則按照不同接口的收發(fā)協(xié)議，組織及收發(fā)數據，實(shí)現與不同設備的通信。LCD顯示接口實(shí)際上是一個(gè)連續讀寫(xiě)顯存的接口，因此在FPGA內部設計了一個(gè)專(zhuān)門(mén)的讀寫(xiě)顯存控制器(簡(jiǎn)稱(chēng)LCD控制器)，可以獨立進(jìn)行顯示、控制LC D；但是為了便于DSP及時(shí)更新顯示內容，在DSP和LCD控制器之間設計了一套仲裁電路，解決它們在讀寫(xiě)顯存時(shí)的沖突。

2 應用程序設計

時(shí)延估計是聲源定位算法的關(guān)鍵內容。為了進(jìn)行時(shí)延估計，首先基陣接收目標信號模擬信號，再經(jīng)過(guò)采集、依據不同方法進(jìn)行處理，得到目標信號到達各個(gè)陣元的相對時(shí)延。一種廣義互相關(guān)時(shí)延估計法(GCC)的流程圖如圖2所示。其中濾波在FPGA內部采用FIR實(shí)現，而FFT則可以由FPGA實(shí)現。也可由DSP實(shí)現。