設計與驗證復雜SoC中可綜合的模擬及射頻模型

我們的驗證金字塔分為4層。第1層：我們先基于試驗及試探法設計來(lái)選擇指標規格。設計規格空間由主要指標的無(wú)關(guān)聯(lián)掃描來(lái)覆蓋。在PLL的例子中，就是抖動(dòng)、功率及靜態(tài)相位誤差。我們將試探性標準用于考慮了各指標相關(guān)性的柵格的定義。

我們進(jìn)行一系列優(yōu)化來(lái)使這一綜合平臺的功能合格。此過(guò)程包括將試驗方案的數量從3個(gè)增加至49個(gè)。試驗方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層：我們通過(guò)檢查可從SPICE仿真上提取的參數與從綜合平臺上預計的參數之間的相關(guān)性來(lái)從第1級上檢驗優(yōu)化設計的精度及功能是否合格。

我們特別強調對模擬電路模塊進(jìn)行SPICE仿真。例如，對于VCO，我們同時(shí)在低及高頻上對以下內容進(jìn)行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺預測的指標規格與在宏觀(guān)層次上所提取仿真之間的相關(guān)性。

為保證指標能準備好用于制造，我們要求該綜合平臺能產(chǎn)生沒(méi)有版圖與原理圖誤差的GDSII數據。我們還要求不能違反任何半導體設計規則。

模擬設計中使性能下降或者甚至造成設計失敗的一個(gè)主要問(wèn)題是寄生效應。

第3層驗證包括對自動(dòng)GDSII版圖的寄生預測。第2層指標選擇是基于覆蓋頻率與低抖動(dòng)范圍、低功率PLL并針對相應的頻率范圍和覆蓋以下應用的硅樣片進(jìn)行，這些應用包括：消費多媒體、無(wú)線(xiàn)及有線(xiàn)通信、微處理器及ASIC。

第4層：綜合平臺驗證的最后一步是硅確認。這里的目標是通過(guò)硅中的三項合格性驗證來(lái)確認第1層的嚴格及魯棒性。選擇第3層設計。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產(chǎn)的兩種PLL的關(guān)鍵參數。顯示結果是針對最差情況下的工藝、電壓及溫度變化。大約在幾小時(shí)內即可產(chǎn)生出GDSII版圖，且無(wú)需任何改動(dòng)即可直接提交給晶圓代工廠(chǎng)