設計與驗證復雜SoC中可綜合的模擬及射頻模型

現在對表1中所列的參數進(jìn)行說(shuō)明。電源電壓變化百分比可進(jìn)行設置，例如設為10%。在1.8 V電源上，優(yōu)化可保證所有指標都能在1.62V及1.98V(亦即Vdd ± 10%)上達到。例如，當功耗在1.98V上為最差情況時(shí)，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優(yōu)化可保證所有指標都能在± 20%電阻值上達到。由于電阻可用于電壓參考及環(huán)路濾波電路中，并由此而對制造成品率產(chǎn)生很大影響，因此優(yōu)化時(shí)將考慮參考電流變化及其穩定性余量。

在選擇魯棒設計的工藝階段時(shí)，應按以下要求進(jìn)行：
?每一工藝階段都必須能保持每一項指標，且報告指標值為所選階段的最差值；
? 針對目標的報告值在所有階段上都應為最差值。

參數匹配

除不同晶圓批次之間的工藝變化外，模擬設計者們必須密切注意器件性能，因為同一芯片上的器件性能也會(huì )有變化。

晶體管及電路失配對模擬設計性能的極限有極大的影響。像數據變換器分辨率、運放的CMRR及PSRR等典型性能參數，都取決于晶體管的匹配。這些匹配(或失配)效應可嚴重地影響設計魯棒性。

設計者可利用晶體管門(mén)限電壓中的失配來(lái)計算設計中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門(mén)限電壓及面向該工藝的額定門(mén)限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機變量。他可將標準電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個(gè)百分比變化。由于制造過(guò)程中的隨機變化，位于差分對兩邊的晶體管將在門(mén)限電壓及飽和電流中表現為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對模擬及射頻設計的影響比對數字設計的影響要大得多。例如，模擬設計中的增益及帶寬等一級參數能被很好地滿(mǎn)足。但由于有噪聲，因此像SNR這些指標就不能很好地實(shí)現。

優(yōu)化設計不僅必須能在噪聲環(huán)境下具有魯棒性，而且還應能抵抗電源變化。為滿(mǎn)足這些約束條件，綜合平臺允許用戶(hù)針對任何環(huán)境對設計進(jìn)行調整。以下說(shuō)明利用PLL中的累積電源抖動(dòng)(在Vdd上步進(jìn)10%)來(lái)抵抗電源電壓變化的例子。

當加上這種步進(jìn)時(shí)，理想參考時(shí)鐘與輸出時(shí)鐘之間的瞬時(shí)相位誤差將開(kāi)始累積。經(jīng)過(guò)一段時(shí)間之后，環(huán)路將作出反應，并開(kāi)始將這些信號驅動(dòng)回相位調整中。這項指標代表電壓步進(jìn)后的最差瞬時(shí)相位誤差。為具有魯棒性，假設電壓步進(jìn)的上升時(shí)間遠小于參考周期。事實(shí)上，任何一種片上電壓步進(jìn)都很可能具有短得多的上升及下降時(shí)間，因此能提供遠優(yōu)于此項指標的性能。

其實(shí)設計可能對一種噪聲比對另一種噪聲更加脆弱。解決方案是，用戶(hù)先對環(huán)境進(jìn)行評估并確定出最大弱點(diǎn)，然后將約束設定為一個(gè)低值，再確定下一個(gè)最大弱點(diǎn)并將其設定到稍高一點(diǎn)的值。優(yōu)化程序試圖匹配所有約束條件，而將最重要約束設為最緊值且將最不重要約束設為寬松值，能使優(yōu)化程序最大限度地滿(mǎn)足設計要求

寄生

使用綜合平臺的設計者，通過(guò)將寄生效應構建到優(yōu)化模型中，還能在開(kāi)始優(yōu)化時(shí)將所有寄生效應包括在內，并借此消除設計過(guò)程中的不確定因素。這些模型被構建成能處理與器件及其互連有關(guān)的不必要的電阻、電容及電感效應等信號完整性問(wèn)題。設計者能對相鄰連線(xiàn)間互耦這樣的效應進(jìn)行建模，如果這些因素影響到性能，則綜合平臺中的程序算法將把這些因素考慮到電路布局中。

布局布線(xiàn)

綜合平臺利用幾何程序來(lái)控制電路布局，以達到系統性能目標。這些問(wèn)題涉及到器件、模塊、底層規劃及布線(xiàn)等。為達到模擬及射頻電路所需的性能指標，可考慮以下電路布局布線(xiàn)約束。

對稱(chēng)約束：一個(gè)部件可被約束成以水平或垂直軸線(xiàn)為中心；兩個(gè)同樣大小的部件可被約束成相對軸線(xiàn)為鏡像。

鏡像節點(diǎn)：可圍繞軸線(xiàn)對節點(diǎn)進(jìn)行鏡像。

節點(diǎn)匹配：可將標記(布局擴展)增加到布線(xiàn)中，以使兩個(gè)節點(diǎn)的水平及垂直金屬長(cháng)度整體上均衡。

對齊：兩個(gè)元件可被約束成互相沿頂部、底部、左或右對齊。

電容約束：這能通過(guò)彎曲布線(xiàn)長(cháng)度來(lái)限制布線(xiàn)與基底間的電容。

IR壓降約束：布線(xiàn)器將對電源軌道尺寸進(jìn)行規定，以將IR壓降值限制在指定的數值上。

對器件生成器中的另一個(gè)重要考慮是中間數字化，這能減少器件電容，并確保有對稱(chēng)的電流方向、保護環(huán)(guard ring)及虛擬(dummy)結構等。圖3顯示了為模擬或射頻設計所生成的器件例子。

如何驗證模擬設計的魯棒性

Barcelona公司可保證對每一優(yōu)化實(shí)例的魯棒性驗證都能通過(guò)使用驗證金字塔來(lái)完成，并已將它應用檢驗0.18及0.13毫米綜合平臺上。正如我前面所提到的，利用這種驗證金字塔使我們既能避免設置及運行Monte Carlo模擬的艱辛，又能避免運行多種硅制造工藝的昂貴。