基于ＦＰＧＡ技術(shù)的新型高速圖像采集

(2)握手邏輯是采樣控制器和CPU之間的接口,它是由幾個(gè)D觸發(fā)器及邏輯門(mén)實(shí)現的,如圖4所示。

當CS1(正脈沖)啟動(dòng)采樣時(shí),D1保存該信號,在下一個(gè)場(chǎng)同步脈沖到來(lái)時(shí)D2輸出高電平(即VER采樣使能信號)使行延遲計數器開(kāi)始計數,同時(shí)使D1復位,確保不再采第二場(chǎng)。當延遲計數器計數到預置值時(shí)產(chǎn)生觸發(fā)信號TRI(正脈沖),此時(shí)VER為“1”,則D3置位,輸出采樣使能信號SENB(低有效)和地址選通信號ABSW,使后面的電路處在采樣狀態(tài),在場(chǎng)同步脈沖下降沿D3翻轉,整個(gè)采樣控制電路處在不采樣狀態(tài)。D2要在下一個(gè)場(chǎng)同步脈沖的上升沿才變?yōu)闊o(wú)效。

當SENB變?yōu)闊o(wú)效時(shí)(即SENB的上跳沿)觸發(fā)D4,使Q有效,向CPU發(fā)出中斷申請INT,CPU可用CS2清除這個(gè)中斷信號。

(3)RAM寫(xiě)時(shí)序電路可根據芯片對寫(xiě)操作的具體要求來(lái)設計。系統采樣頻率為13.5MHz即74.1ns),采用雙通道技術(shù)可使寫(xiě)時(shí)序降低一半,寫(xiě)頻率為13.5/2=6.75MHz即148.2ns)。SAA7111提供了27MHz的晶振頻率,則四個(gè)時(shí)鐘周期完成一個(gè)寫(xiě)操作,時(shí)序的最小時(shí)間單位為18.5ns(半個(gè)周期)。根據RAM寫(xiě)操作的要求,可以設計各種控制信號(WE、HS、VS、CS、SENB)、時(shí)鐘信號(CLK)、地址信號和數據信號之間的關(guān)系。本系統采用的RAM為IS61C1024,可以滿(mǎn)足系統需要。

采樣控制器擔負著(zhù)重要的作用,是整個(gè)系統的核心;而同步控制邏輯又是采樣控制器的控制核心。同步邏輯起著(zhù)協(xié)調行、場(chǎng)同步信號、地址計數時(shí)鐘、SRAM寫(xiě)信號、采樣數據鎖存信號之間的時(shí)間關(guān)系、

保證SRAM寫(xiě)操作時(shí)各信號的時(shí)序配合。由于采樣頻率高達13.5MHz,因此在硬件實(shí)現過(guò)程中需要不斷地模擬與仿真,有時(shí)要調整整個(gè)邏輯電路,計算延遲時(shí)間,解決電路中存在的競爭與冒險等等,這些都需要系統的可修改性好,具備可編程的特點(diǎn)?；贔PGA技術(shù)的ASIC設計滿(mǎn)足了上述要求,發(fā)揮了現場(chǎng)可編程的特點(diǎn),降低了設計成本,縮短了開(kāi)發(fā)時(shí)間,因此系統開(kāi)發(fā)十分方便。

3 DSP處理技術(shù)

在此采集系統中,基于DSP的圖像處理技術(shù)也得到了應用,特別是在圖像的模式識別問(wèn)題上充分發(fā)揮了DSP的硬件結構和具有特色的編程指令。圖像模式識別的典型算法是卷積運算,也即乘累加,正好發(fā)揮DSP軟、硬件的特長(cháng)。傳統的處理方法是基于計算機的硬件和軟件的,計算機完成一次乘累加運算需要11個(gè)機器周期,而DSP完成同樣的運算只需1個(gè)機器周期。本系統采用DSP芯片實(shí)現圖像的模式識別,提高了處理速度,解決了圖像處理過(guò)程中由于圖像識別速度慢而影響整個(gè)圖像的處理流程,解決了實(shí)際問(wèn)題,收到了良好的效果。