采用增益提高技術(shù)的兩級放大器的設計

2.4 運算放大器整體電路結構

圖6 為本文所設計的運算放大器的整體電路.各個(gè)端口定義為：VDD 為工作電壓;GND 為電源地;Vin1 為正相輸入端;Vin2 為反相輸入端;Vout 為輸出端;電阻Rm=1 kΩ，電容Cm=4 pF.Iref 為10 μA 的電流源.為了使在閉環(huán)電路中反饋運算放大器的輸入端的信號幅度和相位不使該信號在環(huán)路中產(chǎn)生振蕩，在電路的增益提高級和輸出級之間添加了密勒補償電容和補償電阻.電路的第一級為采用增益提高技術(shù)的共源共柵結構，其輸出電阻很大，所以主極點(diǎn)在第一級的輸出端.采用密勒補償電容Cm 把主極點(diǎn)向低頻移動(dòng)，非主極點(diǎn)向高頻移動(dòng)來(lái)實(shí)現極點(diǎn)分離.采用補償電阻Rm 來(lái)改善零點(diǎn)的頻率，從而使運算放大器達到穩定.表1為整個(gè)運算放大器的各個(gè)管子的尺寸參數.

3 電路仿真結果

采用Cadence公司的仿真工具spectre,仿真模型采用Chartered 0.35 μm,3.3 V 工藝BSIM3V3 模型對所設計的運算放大器進(jìn)行了仿真.增益和相位仿真結果如圖7所示，增益為125.8 dB,增益帶寬積為2.43 MHz,相位裕度為61.2°.

在仿真過(guò)程中，對CMRR 的仿真采用了簡(jiǎn)化的仿真辦法，仿真的是實(shí)際數據的倒數.從圖8 中可以看出，低頻共模抑制比(CMRR)為96.3 dB.

表2 為所設計的運算放大器與其他兩級運算放大器性能的比較.

4 結論

本文采用Cadence公司的仿真工具spectre,仿真模型采用chartered 0.35 μm 工藝對所設計的采用增益提高技術(shù)的折疊式共源共柵兩級放大器進(jìn)行了DC,AC及瞬態(tài)分析，仿真結果表明，本文所設計的兩級運算放大器具有125.8 dB的直流開(kāi)環(huán)增益，與采用類(lèi)似技術(shù)的其他放大器相比，其增益可達到最大.在1 pF的負載電容條件下，運放的單位增益帶寬積為2.43 MHz,相位裕度為61.2°，共模抑制比96.3 dB,使電路達到了穩定狀態(tài)，并且模擬結果達到了預期的效果.